在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] 求 ARM AMBA DESIGNER LICENSE 破解 czhao56 2017-5-8 02822 czhao56 2017-5-8 00:52
[讨论] 关于无法获取XADC参数信息的问题 attach_img wcb5658 2017-5-1 12038 wcb5658 2017-5-7 15:32
[求助] 关于串口发送数据的时钟问题 ok407371195 2017-5-5 22348 ok407371195 2017-5-7 14:44
[求助] 用Verilog实现双时钟沿触发的JK触发器 attach_img cpp123456 2017-5-7 02513 cpp123456 2017-5-7 11:08
[讨论] zynq FPGA工程师也要去搞嵌入式的开发了吗? 红烧皮蛋 2017-5-1 73220 红烧皮蛋 2017-5-6 17:48
[求助] 求教:XILINX:DDR3 IPCORE--MIG attach_img  ...23456..7 曾经擦肩 2012-3-13 6341291 ControllerA 2017-5-6 17:34
[原创] 原创Quartus II 使用指南 attachment sunyongshuai 2017-5-6 02097 sunyongshuai 2017-5-6 15:24
[求助] 综合是,如果有门控时钟,如何进行较好的时钟网络优化呢?  ...2 sages 2012-5-10 138740 wsmet 2017-5-6 14:07
[求助] 求助!关于ISE仿真后波形为直线的问题!!急!!! attach_img zhshying 2016-9-15 24504 flzhn 2017-5-6 12:11
[讨论] 状态机缺点是什么? 谁枫而飘 2017-5-3 73967 masaka_xlw 2017-5-6 01:32
[求助] PC28F00AG18 FLASH 使用问题 yyz1988 2017-5-5 11904 yizi0000 2017-5-5 22:28
[其它] 寻求FPGA开发兼职工作 hzwgy 2017-4-4 22910 pl850214 2017-5-5 16:03
[求助] 官网下的VIVADO 2016.2安装包 MD5值不对还可用不? ifirefly 2016-7-5 95546 sjf4khawk 2017-5-5 14:52
[求助] vivado仿真IP核遇到问题。 attach_img qiurijian 2017-2-9 43430 qiurijian 2017-5-5 14:43
[原创] 串行结构的FIR滤波器设计(含文档 代码资料) chop147 2017-4-14 22211 douyajia17 2017-5-5 08:55
[求助] 不同版本的synopsys license之间如何整合呢? dabenzhong 2012-2-3 74498 wjqskym 2017-5-4 17:10
[讨论] 大家都是如何阅读别人的code fleeflower 2017-5-4 22273 fleeflower 2017-5-4 15:38
[求助] 经过时钟切换ip后的时钟怎么约束 hgh273747 2017-5-3 22481 gaurson 2017-5-4 15:28
[求助] 简单的matlab代码转换,不胜感激!!!  ...2 Lucky22 2015-9-7 135653 lwwlww 2017-5-4 08:52
[求助] cadence PAC仿真问题 attach_img 玉龙门徒 2013-7-4 14541 冬日牧羊 2017-5-3 21:59
[求助] xilinx axi stream接口fifo 输出数据滞后clk的问题 attach_img wangjun403 2017-5-3 12028 y23angchen 2017-5-3 14:59
[求助] 请教下smartfusion2的以太网是支持1000base-T还是1000base-X的,谢谢! YMXWENQING 2016-6-23 22544 qq570327113 2017-5-3 12:37
[求助] 求助ram输入输出问题 aiqiongqiong 2017-5-2 12083 菜鸟要飞 2017-5-3 09:05
[求助] 哪些平台适合电子行业求职? whitetiger 2017-5-1 52594 whitetiger 2017-5-2 21:05
[原创] 数字频率计的设计(verilog) attachment  ...23456..10 huige2601 2010-2-26 9634837 a89163930 2017-5-2 19:15
[求助] 在FPGA编程中遇到的问题,求大家解决!! attach_img ibis0423 2017-5-1 52319 expoed 2017-5-2 15:09
[求助] xilinx的 srio IP核的问题 haha136120 2014-1-16 25634 qiurijian 2017-5-2 15:00
[求助] 关于vivado安装和下载问题 sjf4khawk 2017-5-2 12110 pumpkin 2017-5-2 12:52
[求助] fpga验证 qinyu010 2017-5-2 02657 qinyu010 2017-5-2 10:58
[求助] QUARTUS 13.1中 pack reg into iob在哪里设置? djqlyy 2017-5-2 12092 sunwely 2017-5-2 09:25
[求助] quartus 13.0 有带语法模板吗? gzy0506 2017-5-1 01895 gzy0506 2017-5-1 15:26
[求助] pcie EP主动发出的mem TLP怎么route ?? lzjx 2017-4-28 12102 lzjx 2017-4-30 10:08
[求助] vim和nerdtree使用请教 attach_img warwime1 2017-4-29 11778 warwime1 2017-4-29 22:18
[讨论] pcie操作的TLP包为什么会有4K边界?  ...2 toneytang 2012-12-19 1519524 frank_chen203 2017-4-29 14:36
[求助] 请教个时序约束的问题 attach_img djqlyy 2017-4-26 33088 masaka_xlw 2017-4-29 02:38
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-5 07:55 , Processed in 0.030768 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块