vivado mig (DDR3)仿真问题求助！

gxy670166755 · 发表于 2016-10-28 16:11:22

回复 10# 王洁

仿真得需要110us - 120us左右，那个信号才会拉高的，时间不够。

mengyiren · 发表于 2017-5-27 11:40:43

回复 1# hfyfpga

楼主 ddr3的读写过程搞定了没有 MIG7用户接口中 app_*这几个信号的逻辑怎么用呢

orcprince · 发表于 2017-6-2 15:01:43

请问楼主，问题解决了么？本人也遇到同样的问题，仿真中，在连续写入一些数据之后，app_wdf_rdy一直拉低，显示DDR3的状态INFO:READ ，但是我的cmd给的是3‘b000. 感谢楼主，

knowmuch · 发表于 2017-6-22 17:20:06

我开始也遇到了类似的问题，后来发现原因是app_wdf_end信号没用对。
这个信号是指示最后一个数据用的。也就是说应该只在最后一个数据写入时置高。而我当时没有认真看，把它和en信号同时置高了，DDR一看，心说数据早就完了么，还给什么rdy信号呀。
也许和这个问题是同一个原因。

tazngxi · 发表于 2017-6-27 15:12:54

init_calib_complete仿真到100-120us就变为高电平啦~

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