在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[求助] AD9517-3给ADs42lb供时钟采样问题 新人帖 mirroe 2020-1-20 11679 fascinate_lyd98 2020-2-7 10:00
[求助] 预算1-2万,如何选购合适的FPGA?  ...2 houzhengyi 2019-11-28 154500 fascinate_lyd98 2020-2-7 09:59
[求助] fsdb波形中,无法dump generate例化的模块??  ...2 zhucetailaji 2013-5-2 159641 Amaple 2020-2-6 21:38
palladium palladium 2003-9-29 45062 andy2000a 2020-2-5 11:18
[求助] synopsys design compiler 综合时 特定的输入pin保持悬空 lsqswl 2012-8-6 93642 Marvin.Liang 2020-2-5 07:53
[求助] xilinx vivado HLS  ...2 as0920 2015-11-4 105764 C_handle_R 2020-2-4 13:57
[求助] 用dc做bottom-up综合,如何得到最后的svf lichunjie 2011-7-16 76633 iNostory 2020-2-3 10:50
[求助] vcs仿真三段式状态机遇到的问题 新人帖  ...2 tangchongyue 2020-1-7 115545 wanghl_beijing 2020-1-30 15:19
[求助] verilog和sv仿真时的问题 viviy 2020-1-5 32347 janlesion 2020-1-28 22:51
[求助] 哪位朋友有dw_ram_2r_w_s_dff这个IP的时序图? fourwave 2020-1-28 32285 fourwave 2020-1-28 14:28
[求助] 有没有对ise的planahead和XPS熟悉的?有偿求助 american007 2020-1-27 01432 american007 2020-1-27 23:59
有牛人做过7816接口开发吗  ...23 forlorm 2009-4-15 2810843 kk2009 2020-1-25 02:36
[转帖]EDA vendors reveal plans for SystemVerilog 一声叹息 2004-8-26 98027 buildgates 2020-1-23 16:01
[求助] multiboot从multiboot image启动 wrl201 2014-11-25 23773 raojp 2020-1-22 16:23
[求助] 请教大家一个异步复位的问题  ...2 jacky.sun 2011-5-13 136727 ID2007 2020-1-20 16:49
我看FPGA现在难以取代FPGA+DSP的架构,这段时间的思索总结  ...234 zhj1985 2009-3-20 3917140 YK168 2020-1-20 10:14
[求助] 请教各位,我用synplify做综合,想加入自己的库文件,应该如何操作? fourwave 2016-6-4 42690 fourwave 2020-1-19 14:44
[求助] zynq uart中断问题 qlengyu 2020-1-18 02106 qlengyu 2020-1-18 15:29
[求助] Alter FPAG中scalerII核使用 zhaoyang_yt 2015-9-23 22575 dryhq 2020-1-17 23:45
[原创] 今天面试把我问住了,大家给我个通用的答案吧,我觉得这块是短板。 精华3  ...2 qiurijian 2017-9-19 179628 ll_ago 2020-1-17 10:59
[求助] modelsim宏展开行为与vcs不同 VincentMa 2020-1-15 12045 A1985 2020-1-15 15:42
[求助] 我现在想把fpga程序固化到vc709开发板的BPIflash上 sarlaga 2020-1-15 02406 sarlaga 2020-1-15 14:41
[求助] 请问哪里有设计文档模板 zhangeth 2020-1-15 02929 zhangeth 2020-1-15 10:56
[求助] set_max_area使用问题 zhang113 2020-1-14 12093 jasper0608 2020-1-15 09:06
[求助] Generate实例化模块时如何传递不同参数? harry_hust 2018-4-4 43315 tienluanct 2020-1-12 20:03
[求助] Altera FPGA cycloniii下载jic文件提示Error:  ...2 molys 2014-9-22 1112037 wagnhuajian00 2020-1-10 11:33
[求助] 关于Genus和Innovus的安装 meemle 2016-5-23 45650 prabakaran_123 2020-1-9 08:35
[求助] Primetime 如何报告所有 Register/FF asdtick 2020-1-8 12016 quanqiutong 2020-1-9 00:28
[求助] cadence的问题 新人帖 moonwpf 2020-1-7 02717 moonwpf 2020-1-7 15:18
[求助] MICROBLAZE做软件开发时遇到的问题? djqlyy 2015-2-28 46069 工大鱼肉 2020-1-7 07:53
[求助] 帮忙算下卷积啊 完全忘了咋算了 - [悬赏 10 信元资产] 向南小猴纸 2020-1-6 02198 向南小猴纸 2020-1-6 22:27
[讨论] 请问各位大佬,Verilog写的程序可以申请软著吗 cfh123 2019-12-11 24729 光辉岁月 2020-1-6 22:17
[求助] DDR3的IP核中UI一侧的时序问题 machineal 2016-2-3 43628 wmwmwm 2020-1-6 15:36
[求助] 求大大分析文件 新人帖 - [悬赏 100 信元资产] move99688 2020-1-5 03174 move99688 2020-1-5 22:31
[原创] quartus lite 自带modelsim不能识别run.do文件,为何? american007 2020-1-4 01789 american007 2020-1-4 15:58
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-24 09:13 , Processed in 0.029697 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块