dc/sta工具set input delay和set output delay的设置细节讨论

西门电工

set input delay和set output delay的设置时，如果理解-clock的含义？
通过man -clock的作用，注释说是定义的相关时钟，如何理解相关时钟呢？
直接列举我的疑问吧：
1. set input delay的情况，-clock是定义的design外部电路launch dff的virtual clock呢还是design内部经过组合逻辑后的capture dff的clk呢？尤其是launch dff和capture dff的clk不同的情况。
2.set output delay的情况，-clock是定义的design外部电路capture dff的 clk呢还是design内部经过组合逻辑后的launch dff的virtual clk呢？尤其是launch dff和capture dff的clk不同的情况。
3.如果两者都是定义的design 内部的clock，那么input port经过组合逻辑后的输出数据，有可能被不同的clk 驱动的dff捕获,这种情况如何定义-clock呢？4.如果定义的是design外部电路的virtual clock,那么怎么确认外部virtual clock的时钟频率呢？

注意：此处的前提是，design外部的时钟virtual clock和design内部的clk是不同频但是同步的关系。