关于FPGA时序违例的疑问

Traviss · 发表于 2020-4-25 15:01:06

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请教论坛的各位老哥，最近在看一个FPGA的项目，其中有一段时序违例是这样的
项目中使用了分频器，分频器是通过计数器来实现的，由于计数器累加过程比较久，Logic level过高（12-13级Logic Level）造成建立时间违例严重，因此想请教一下各位大佬，有什么方法能够降低计数器的Logic Level，解决时序违例的问题。
或者说除了累加还有什么方法能够实现计数器进一步实现分频器，使用超前进位加法器吗还是有什么更好地办法呢？求教！

Traviss · 发表于 2020-4-25 15:18:19

顶顶

Traviss · 发表于 2020-4-25 16:55:42

就是这样一个简单的计数器，怎样去改写能让它的时序得到优化呢？
always @(posedge clk)begin

if(rst)

  cnt_o <= 0;

else if(cnt_o == CNT_MAX)
  clk <= ~clk;
  cnt_o <= 0;
else
  cnt_o <= cnt_o + 1;

end