DDR3仿真问题求解

tcswyy999

大家好，我最近在学习使用DDR3的IP核，是用ISE生成的。在论坛上看到一个教程，按照他的做法，使用自动生成的example design文件夹里的rtl和user design文件夹里的rtl的代码建立了一个工程，并且对example_top.v文件做了修改，添加了一个自己写的输入信号控制器。但是仿真的时候要求连接DDR3模型，我想请问各位大神，这个DDR3模型是指的在example design/sim里面的ddr3_model么？如何在testbench中添加呢？求各位大神不吝赐教

iamr

生成ip的时候，在example_design/sim下面会生成一个sim_tb_top.v，里面已经将example design和ddr model连好了。

tcswyy999

回复 2# iamr


   你好，我想自己使用ueser design里面的代码建立一个工程仿真，在test bench里面调用了sim文件夹里的ddr3_model，是按照sim_tb_top里的调用方法调用的，但是ip核无法初始化，当sys_rst_n由低变高之后，信号ddr_reset_n变低，一直不拉高。导致init_calib_complete和app_rdy也一直为低。我想请问下这是什么原因？是模型调用错误吗？

iamr

你搜索下有个parameter叫SIM_INIT_OPTION，看是否SKIP_PU_DLY，这样可以跳过reset的时间。

高手寂寞

主要应该是传递参数的原因，要保证在tb里面给DDR控制模块和DDR模型传递的参数一致性，当然还有do文件里面仿真时传递的参数。

tcswyy999

回复 4# iamr


   你好，我在user_design\rtl\phy这个路径下找到一个mig_7series_v1_9_ddr_phy_init.v文件，里面有这样一段代码，用来控制init_calib_complete信号的，代码如下： always @(posedge clk)
    if (rst) begin
      init_complete_r     <= #TCQ 1'b0;
      init_complete_r_timing <= #TCQ 1'b0;
      init_complete_r1    <= #TCQ 1'b0;
      init_complete_r1_timing <= #TCQ 1'b0;
      init_complete_r2    <= #TCQ 1'b0;
      init_calib_complete <= #TCQ 1'b0;
    end else begin
      if (init_state_r == INIT_DONE) begin
        init_complete_r   <= #TCQ 1'b1;
        init_complete_r_timing <= #TCQ 1'b1;
      end
      init_complete_r1    <= #TCQ init_complete_r;
      init_complete_r1_timing <= #TCQ init_complete_r_timing;
      init_complete_r2    <= #TCQ init_complete_r1;
      init_calib_complete <= #TCQ init_complete_r2;
    end


根据这段代码，只要rst为低，并且init_state_r为INIT_DONE状态，
init_calib_complete就应该会拉高。于是我运行了example design里自动生成的sim_tb_top.v，并将init_state_r拉出来观察，在大约140us的时候初始化校准完成，init_state_r的值为16，也就是INIT_DONE的值，但是init_calib_complete依然为低。不知道你有没有遇到过这样的情况？

tcswyy999

回复 5# 高手寂寞


   你好，我运行自带的tb文件也是出现了init_calib_complete一直为低的情况，并未改动过任何参数，不知道是如何导致的》？

tcswyy999

重新生成了一个ip核，运行自带的仿真文件已经没有问题了

王洁

您好 我最近也在学习ddr3，也放生了类似的情况，init_calib_complete一直为低，不过ddr_reset_n不是一直为低的。能不能解答一下？

Andy126