请教testbench调用不同case的方法

atlandis · 发表于 2013-12-25 15:03:00

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假设有很多case， case1，case2, case3, case4 .....

我希望跑case1的时候，执行 make tc=case1

请教如何实现呢？

A1985 · 发表于 2013-12-25 17:05:09

SV还是verilog？脚本，UVM_TEST......

atlandis · 发表于 2013-12-25 17:26:43

verilog，呵呵，没用UVM

atlandis · 发表于 2013-12-25 17:46:55

简单的说，我是希望case1可以由make tc= case1变量输入，请教大家
////////////////////////////////////initial case////////////////////////////////////
`include "../testcase/case1/cmd_task.v"

initial
begin
      $display("call command function");
      #4000

      cmd_task;

      #20
      $fclose(file_id);
end

Gary.wang · 发表于 2013-12-25 19:01:08

在verilog里面好像不太可能，可以考虑在脚本里面加！

atlandis · 发表于 2013-12-25 23:14:29

回复 5# Gary.wang

好吧，谢谢啦，我就用脚本啦

adan313 · 发表于 2020-5-3 00:44:07

$value$plusargs了解一下

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