EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31123|排名: 11

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 123 124 125 126127128 129 130 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 求一份aldec alint-pro的资料和软件	Jason8425 2018-10-15	12683	thanhmaikmt 2021-10-16 15:03
[原创] matlab仿真的结果和Sigtaltap 抓出的结果如何进行对比？	诠释幸福 2016-9-29	43637	spwedasd 2021-10-16 14:14
[求助] Vivado2019找不到RAM IP	phenixsong 2021-10-15	11601	phenixsong 2021-10-16 10:22
[原创] AHB_burst传输相关问题	MrJokerH 2021-10-15	22382	MrJokerH 2021-10-15 17:28
[求助] GitHub上的risc-V开源项目该怎么学习呢？	812304641 2021-3-24	73598	sme-ic 2021-10-15 15:31
[原创] 将CortexM3-DesignStarter简化并移植到DE2-115	Pasingen 2021-7-26	13007	念桥明月 2021-10-15 14:34
[原创] XC7Z100 学习资料：基于zynq XC7Z100 FMC接口通用计算平台解决方案	orihard1 2019-8-29	15608	xujunzhu 2021-10-15 14:29
[求助] DDR IP avalon waitrequest信号一直为高	hyjyhj 2021-10-15	01791	hyjyhj 2021-10-15 11:13
[求助] vcs仿真xilinx的IP - [已解决]	fengzhepianzhou 2014-8-5	108324	MrKangXiang 2021-10-14 21:44
[求助] 请问大神们有没有用Verilog实现的CDR？？	xiuyanbin 2014-5-9	64512	fluxay08 2021-10-14 18:58
[求助] matlab FPGA	as0920 2016-9-29	33618	huatiantian 2021-10-14 16:53
[求助] FPGA 状态机	CMT99 2021-9-30	52384	PayPal 2021-10-14 16:33
[原创] UART基础与面试问题	littbi 2021-9-22	22965	舀二两爱 2021-10-14 16:32
[原创] 深入理解FPGA加速原理——不是随便写个C代码去HLS一下就能加速的 ...2	ccpp123 2020-6-23	147150	zhangxibin3084 2021-10-14 14:56
[讨论] 关于安装Synopsys DC和TetraMAX版本问题	andy3478 2012-12-24	44279	lionleo888 2021-10-14 12:10
[原创] 关于Quartus和modelsim使用宏文件定义报错	lkycamel 2021-10-11	32215	lkycamel 2021-10-13 18:30
[讨论] 100Mbps的RS485总线？	innovation 2021-9-22	22798	innovation 2021-10-13 12:58
[原创] 请教formality define undefine设置问题	yex 2021-1-8	42861	zhucehuaqianma 2021-10-12 21:41
[求助] Verilog中for循环可以综合吗	hunting 2021-10-2	43020	Maccurry 2021-10-12 17:01
[求助] CAN2.0协议里面的睡眠和唤醒	LY1310178117 2021-10-12	01972	LY1310178117 2021-10-12 16:30
[求助] 关于verilog有符号数的运算	Dyliner02 2021-9-26	63193	fascinate_lyd 2021-10-12 14:46
[原创] 《SystemVerilog硬件设计及建模》 ...2	艾艾小阳 2021-4-12	116375	peinsc 2021-10-12 13:44
[求助] 请问顶层模块中输出端口加reg与否	come_on_sn 2021-10-11	42173	come_on_sn 2021-10-12 10:03
[求助] 使用X-hdl转换vhdl到verilog时遇到问题 - [悬赏 50 信元资产]	anpengfei 2021-10-11	02065	anpengfei 2021-10-11 20:35
[求助] 求助spyglass代码检查脚本	muyexin 2021-10-11	12081	A1985 2021-10-11 17:35
[求助] tesetbench中产生1bit激励信号	come_on_sn 2021-9-26	82442	come_on_sn 2021-10-11 16:04
[求助] quartus15.0编译出错	啦啦啦123456 2021-10-10	21598	fascinate_lyd 2021-10-11 10:42
[求助] 很迷茫到底如何学习数字IC ...2 3 4 5	我擦泪 2012-12-30	4123627	罗啸 2021-10-10 22:09
[求助] ICC	hhhhhhh哈 2021-10-10	01444	hhhhhhh哈 2021-10-10 10:51
ATMEL公司的一款串行输入输出的FLASH芯片－－AT25FS01	wjx197733 2009-7-30	13036	IC新手 2021-10-9 17:56
[讨论] begin end中的执行顺序（verilog）	Cazoky 2021-10-9	12772	smarthb 2021-10-9 14:42
[求助] Vivado	hhhhhhh哈 2021-10-9	02245	hhhhhhh哈 2021-10-9 11:07
[原创] 【咨询】memory compiler生成的sram时序不对【已解决】	zuobozb 2021-9-30	62723	神兽之花 2021-10-9 09:18
[原创] Verilog练习网站	神兽之花 2021-10-7	62891	eatstar 2021-10-8 15:43
[求助] 用Verilog如何实现上升沿开始计数，下降沿停止计数 ...2	Myra1993 2015-5-5	169550	lxm001 2021-10-8 12:00

1 ... 123 124 125 126127128 129 130 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31123|排名: 11

快速发帖

浏览过的版块

站长推荐 /1