算法移植出现问题

菜鸟学习fpga

求助各位大佬。本人最近在做高速信号处理的算法移植，算法在Vivado上面RTL功能仿真过了，后期的时序也是收敛的没有违例，但是上板测试的时候计算的结果就是不对。
求助各位大佬有没有遇到类似的问题？应该从哪儿找出问题？应该怎么解决？急急急急

smarthb

如果仿真没有问题，编译后时序通过，理论上上板不会出现问题。
如果你仿真用的是固定的数据，建议你用rom存储起来，把你算法的输入部分替换成rom中存储的数据，然后一步一步查中间结果。
然后lz需要注意你的高速信号处理算法，编译后的算法吞吐率是否满足实时处理的要求。

菜鸟学习fpga

smarthb 发表于 2021-12-22 15:56
如果仿真没有问题，编译后时序通过，理论上上板不会出现问题。
如果你仿真用的是固定的数据，建议你用rom存 ...

感谢提供解决方案！目前已经做过数据从ROM中输出，接着做了长时间的时序后仿真，修改了实现后仿真没有问题，但上板测试还是同样的问题。。。
然后就是请教一下如何判断算法吞吐率是否满足实时处理的要求呢。。。

smarthb

菜鸟学习fpga 发表于 2021-12-27 10:12
感谢提供解决方案！目前已经做过数据从ROM中输出，接着做了长时间的时序后仿真，修改了实现后仿真没有问 ...

你如果仅仅是FPGA实现，个人认为做时序后仿真意义不大，直接上板调试即可；
关于吞吐率，我是这么理解的：比如你的系统设计目标是100MByte/s的吞吐率，那么，如果系统的工作时钟为100MHz，数据位宽为1byte，就是每拍时钟都有一个有效的一个字节的数据。如果设计出来的电路在100MHz时钟驱动下，中间处理的过程中没有出现数据丢失，那么输出的数据也是每拍时钟都有一个有效的数据。
个人理解，仅供参考。

cfly_chang

功能仿真过了和上板测试没过用的输入激励都是一样的吗？如果输入都是一样的，那么就需要逐个模块的定位了，可以用二分法。如果不一样是不是你的仿真覆盖率不够？

菜鸟学习fpga

smarthb 发表于 2021-12-29 08:54
你如果仅仅是FPGA实现，个人认为做时序后仿真意义不大，直接上板调试即可；
关于吞吐率，我是这么理解的 ...

  做后仿真的原因是在于，一是后仿真是最接近实际板载，二是模块实在太多想知道内部信号在哪儿开始出现了错误，于是就做了后仿真，用于观察内部单个的信号。数据吞吐率的化应该没有没有问题。

菜鸟学习fpga

cfly_chang 发表于 2021-12-29 10:51
功能仿真过了和上板测试没过用的输入激励都是一样的吗？如果输入都是一样的，那么就需要逐个模块的定位了， ...

感谢答复，仿真的数据来源是一样的，准备采纳单个模块测试，仿真覆盖率没有接触过，马上研究一下。感谢！

菜鸟学习fpga

统一感谢各位大佬，问题已经解决！
问提出在了FPGA的数据收敛，例如当一个数值2，在FPGA中通过移位实现除以16时可以收敛为0，但是对于-2，其移位实现除以16只能收敛到-1，这个-1在我设计的系统中处于数据累加的位置，就一直存在不断累计，短时间的仿真（几十万的数据仿真，由于是高速系统其实在实际中不足1s）对数据影响不大，但实际上板测试之后，经过几分钟之后（数以十亿数据处理），-1不断积累就导致数据出错。