gate sim的timing violation问题

Han_aa

新人求助！我在设计中加入了clock gating，但是synthesis后跑gate simulation的时候出现timing violation，是width的问题。
所有和clock gating相关的DFF都有这个问题，感觉是没有正确读到width的值。
不知道大家有没有碰见这种情况呢？要怎么解决呢？

timing violation of width（clock gating）

xbllzf

同问

coolbear2021

综合后网表仿真，一般没有clean的sdf，仿真时要加上+nospecify +no_timing_check +delay_mode_zero，避免时序影响。
如果有clean的sdf，也可以不加上面的选项，那就和PR网表仿真一样的配置就可以了。

jake

如果怀疑没有正确读到width的值，对比一下SDF中这个DFF的WIDTH数字，再查一下反标是否有问题

Han_aa

coolbear2021 发表于 2021-12-24 15:18
综合后网表仿真，一般没有clean的sdf，仿真时要加上+nospecify +no_timing_check +delay_mode_zero，避免时 ...

谢谢你的回答，我发现仿真时sdf statistics中path delays和$setuphold都能annotated到，但是$width没办法annotated，是不是综合时就没法产生$width的值呢？

Han_aa

jake 发表于 2021-12-24 15:20
如果怀疑没有正确读到width的值，对比一下SDF中这个DFF的WIDTH数字，再查一下反标是否有问题 ...

谢谢回答，我发现应该是sdf中缺失$width的数值，仿真时没有annotated到

Y__Y

时序是不是没有clean ？ 可以按照3楼的建议进行仿真。 综合后sdf一般是没有修时序的。

jake

不妨回到第一个贴子的附图。工具给出的warning有几个重要信息。
1. rising edge 发生在 15342ps, falling edge 16308ps， 算下来高电平只有 966ps。符合test bench里的时钟吗？ testbench 时钟是否大致 500MHz？从库文件名字看是 40nm 工艺，跑 500M 没问题的
2. warning里$width要求是1ns。这个有点古怪。如果真如楼主所说SDF里缺了WIDTH信息，通常库里Verilog文件的默认$width limit值是0。建议打开sc9_cln40g_base_hvt.v, line 70252，看一下默认值为啥变成了1ns。1ns 这个数字是比较古怪的。有的时候库Verilog文件默认delay是1，如果timescale是1ns，这个1就成了1ns。会不会是 timescale 不匹配？是否需要 -override_timescale?

3楼推荐的方法是可以的。如果想保留$setuphold，只屏蔽$width，不妨copy sc9_cln40g_base_hvt.v，手动改一下 $width limit 到 0 试一下

Han_aa

谢谢大家的回答，总结一下这个问题。
这个问题是sdf中缺失width的信息，导致仿真时没法annotated到。目前猜测这个原因可能是lib档的问题，或者tool的问题。
目前处理这个问题的办法是：width的timing violation在gate sim阶段可以忽略，只要确保setup time没有violation的问题就好，再用no timing check来验证function即可。