vcs仿真报错

sxg1647606637 · 发表于 2022-1-12 16:06:39

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没有使用sv的语法，也没有使用`include语句，一直报错，跟上个帖子一样，求大佬帮忙看看

ham8665746 · 发表于 2022-1-12 16:55:42

你把verilog发过来看看，截图眼都花了

tom840508 · 发表于 2022-1-12 20:49:29

本帖最后由 tom840508 于 2022-1-12 20:51 编辑

每一個case 都要用begin end包起來 !?
case(state)
case0: begin
end
case1: beginend

dqwuf2008 · 发表于 2022-1-13 08:48:02

关注

sxg1647606637 · 发表于 2022-1-13 08:55:08

ham8665746 发表于 2022-1-12 16:55
你把verilog发过来看看，截图眼都花了

大佬帮我看看，.v文件不好上传，我改成WORD格式了，谢谢

sxg1647606637 · 发表于 2022-1-13 08:56:16

tom840508 发表于 2022-1-12 20:49
每一個case 都要用begin end包起來 !?
case(state)
case0: begin

这个不需要这样写吧，我之前好像每个CASE也没有加begin end。

coolbear2021 · 发表于 2022-1-13 09:53:39

建议楼主用spyglass lint检查一下代码，或者用verdi加载一下，这两个工具报错应该会加友好一些，也更好定位一些。
如果当前模块看代码查不出问题，也可能其它模块的错间接造成的，那就得一起看了。

ham8665746 · 发表于 2022-1-13 10:27:05

语法错误

sxg1647606637 · 发表于 2022-1-13 10:58:49

ham8665746 发表于 2022-1-13 10:27
语法错误

大佬具体是哪里错了？

sxg1647606637 · 发表于 2022-1-13 10:59:54

coolbear2021 发表于 2022-1-13 09:53
建议楼主用spyglass lint检查一下代码，或者用verdi加载一下，这两个工具报错应该会加友好一些，也更好定位 ...

谢谢，我去试试

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