DC综合时，寄存器不稳定的复位逻辑报错

echo123

always@（posedge clk or negedge rst_n）

begin
  if(rst_n==0)
     a <=  b_reg;
  else
     a<= d;
end


像上面这种寄存器，当异步复位时，将一个寄存器的值赋给a, 实际上这是不合理的电路，但是dc综合的时候没有报错。请教各位大侠，有什么方式能让DC报错吗？

geff

综合后的网表，复位信号是不是被接到了D端？

asic_service

如果cell library中有一个cell有：异步复位，置位端，应该可以实现上面的功能。当然不建议这么写。
可以vim打开综合后的netlist看看。

echo123

geff 发表于 2021-10-29 17:53
综合后的网表，复位信号是不是被接到了D端？

是的，综合后的电路将其接到d端了，但是这样就没有异步复位功能了。

innovation

echo123 发表于 2022-1-12 17:00
是的，综合后的电路将其接到d端了，但是这样就没有异步复位功能了。

随便翻开一本数字电路的教材，其中对触发器的复位端的定义基本都是这个意思：
触发器复位信号有效时，其Q输出端为一个预置的状态。复位信号有效是异步还是同步，Q输出预置输出状态为逻辑0还是逻辑1由触发器设计类型决定。
那么，你没有通过代码告诉综合软件你设计的是一个异步复位信号，然后综合软件没有按照异步复位信号综合，然后你说软件似乎不好用？
在这个坛里逛久了，让我有一种错觉：IC设计不是电路设计，是各种EDA软件的操作。让我们这些用各种IC设计电路的可有点儿虚咯。。。