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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 17 |主题: 30741|排名: 15 

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悬赏 [求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 52 信元资产] tdtlsh 2024-6-18 0353 tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束 mdy-郭柏荣 2019-8-3 13029 mfkiwl 2024-6-17 20:15
[求助] 关于触发与握手  ...2 关东煮游泳 2024-6-11 11707 关东煮游泳 2024-6-17 19:02
[求助] ccs库计算 fangwang85 2024-6-13 1259 pc0918 2024-6-17 17:24
[讨论] 做spyglass遇到error？？ scutlee 2024-6-17 0337 scutlee 2024-6-17 16:49
[讨论] spyglass怎么屏蔽一些模拟模块？？ scutlee 2024-6-13 2418 scutlee 2024-6-17 16:46
[原创] 承接上个帖子，求问verilog中task用非阻塞赋值与阻塞赋值的区别 新人帖 niuchenxu 2024-6-16 0343 niuchenxu 2024-6-16 18:58
[求助] verilog里task中使用非阻塞赋值 新人帖 niuchenxu 2024-6-16 0292 niuchenxu 2024-6-16 18:49
[求助] VCS仿真，UVM验证平台，compile报错问题求助 justinherman 2022-7-2 31778 ruoshuihjjj 2024-6-16 11:05
[求助] M系列的MAC上可以安装Synopsys家的软件吗 新人帖 NIISICD 2024-6-14 2473 xiaocat85 2024-6-15 10:31
[求助] 求 soundwire spec 文档！ 新人帖 Tengtengteng 2024-5-31 2429 Tengtengteng 2024-6-14 17:01
[讨论] vivado卡在technology mapping 是什么意思？？？ scutlee 2024-5-8 6709 774110102 2024-6-14 16:50
[讨论] spyglass的模拟模块？？ scutlee 2024-6-14 0313 scutlee 2024-6-14 11:24
[求助] synplify XMR cross module reference 生成了black box icdv_后生 2024-5-26 1364 icdv_后生 2024-6-14 09:35
[讨论] AXI Axcache[1]与4K边界处理 dreamer21 2024-6-13 1527 dreamer21 2024-6-13 21:04
悬赏 [求助] spyglass吃RTL文件时，有的模块是现有IP，但是会报错 - [已解决] tdtlsh 2024-6-13 1630 puxiancheng 2024-6-13 18:27
悬赏 [求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 12 信元资产] tdtlsh 2024-6-13 0526 tdtlsh 2024-6-13 16:00
悬赏 [求助] spyglassSDC报错，set_false_path拒绝应用于输出管脚悬空的地方应该怎么解决 - [悬赏 12 信元资产] tdtlsh 2024-6-13 0372 tdtlsh 2024-6-13 15:56
关于DC综合的几个问题。望各位不吝指教！ 东方之子yj 2008-3-31 816223 liuhao8365 2024-6-13 15:03
[求助] 求IEEEpaper about I3C attachment kk2009 2024-2-27 5925 igolaps 2024-6-13 14:02
[讨论] vivado有syntax error files scutlee 2024-6-13 1455 A1985 2024-6-13 13:51
[求助] 学习ICC 鹅鹅鹅丶 2024-6-13 0341 鹅鹅鹅丶 2024-6-13 12:02
[讨论] vivado的操作怎么queued？？ scutlee 2024-6-7 1346 acgoal 2024-6-13 10:38
[讨论] PLL的输入和输出时钟是同步时钟吗？？ scutlee 2024-6-12 2641 scutlee 2024-6-13 10:07
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