rtl中的反馈逻辑

godofdv · 发表于 2025-2-28 19:48:31

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问下，verilog中能这么用反馈逻辑吗？
我试了下仿真编译没有报错，但结果看不出来有什么关系，和我的预期值完全不一样
不知道是不是这里的逻辑有问题？

kk2009 · 发表于 2025-3-1 03:15:44

你试着综合一下？
combination loop肯定是不建议的。
当然有特殊需要是可以的，比如在做随机数的熵产生的时候，用奇数个反相器来产生clock。

Patrick0809 · 发表于 2025-3-3 15:05:34

Verilog缺点就是要变成电路，所有会有限制，得能综合。
组合逻辑环一般是不写吧，之前这么写过，给我打回了，时序要求不紧就中间加个D触发器。

zhaozhety · 发表于 2025-3-5 14:41:43

这不行吧，容易出震荡，工具也会报出来的

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