关于verilog 的代码风格

fj773

比较讨厌这种没有对齐的代码风格，不知道这个为啥会流行起来

                               
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debug 简直要人命，这估计哪个大厂量化代码行数算工作量，又怕码农刷代码量。带头搞出来的？还是老外？

黑桃ACE

if和else应该在同一个缩进才好阅读

liuguangxi

要觉得不爽可以用代码格式化工具重新排一次

fj773

liuguangxi 发表于 2025-3-5 09:21
要觉得不爽可以用代码格式化工具重新排一次

啥工具？能支持啥风格啊。大佬

Challensys

应该是从花括号语言的风格继承过来的，比如 Tcl：
if true {
   ...
} else {
   ...
}
把 { } 变成 begin end 了

liuguangxi

fj773 发表于 2025-3-5 09:58
啥工具？能支持啥风格啊。大佬

使用VS Code当中的 Verilog Format 插件或者是 SystemVerilog and Verilog Formatter 插件，可以试试。

fj773

Challensys 发表于 2025-3-5 10:24
应该是从花括号语言的风格继承过来的，比如 Tcl：
if true {
   ...

我感觉

begin
    if()
         begin
             ......
         end
     else if()
          begin
             .....
          end
      else
          begin
            ........
           end
end

这样更规范，更容易看，容易debug啥的。缺点就是代码行数多了点

FrozenlipX

首先，除了构建reg其他地方用if else写就已经是垃圾

fj773

FrozenlipX 发表于 2025-3-10 11:39
首先，除了构建reg其他地方用if else写就已经是垃圾

又是大牛