DC综合卡在这里，怎么办

scutlee · 发表于 2025-3-12 23:06:07

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John_Zhang · 发表于 2025-3-13 09:23:34

好着呢，跑着吧

liuguangxi · 发表于 2025-3-13 10:10:05

是不是你电脑性能不行啊？看AREA应该是个很小的设计。

scutlee · 发表于 2025-3-13 10:42:41

John_Zhang 发表于 2025-3-13 09:23
好着呢，跑着吧

卡了一晚上，模块是很小的

scutlee · 发表于 2025-3-13 10:45:46

liuguangxi 发表于 2025-3-13 10:10
是不是你电脑性能不行啊？看AREA应该是个很小的设计。

公司的服务器性能应该挺好的，模块也不大，一晚上都在这了

liuguangxi · 发表于 2025-3-13 10:51:03

用的多少nm工艺？时钟频率约束的多少MHz？

scutlee · 发表于 2025-3-13 10:56:40

liuguangxi 发表于 2025-3-13 10:51
用的多少nm工艺？时钟频率约束的多少MHz？

4nm的工艺，原计划是1G，想尽快出来网表，现在降低100MHz

liuguangxi · 发表于 2025-3-13 11:00:59

那估计是Verilog代码风格写得不太合适工具跑起来太慢了

puxiancheng · 发表于 2025-3-13 11:08:10

看下log里面Warning，有没有什么代码异常。检查过lint没

scutlee · 发表于 2025-3-13 11:08:56

liuguangxi 发表于 2025-3-13 11:00
那估计是Verilog代码风格写得不太合适工具跑起来太慢了

那怎么办？？会不会是我放了一个empty module导致的？？

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还是其他warning导致的

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