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[求助] ASIC SYN大牛看过来:动态时钟切换MUX怎么约束?

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发表于 2018-9-1 21:55:21 | 显示全部楼层 |阅读模式

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时钟动态切换MUX

时钟动态切换MUX

如上图所示,
输入是三个异步时钟,
要求工作时能动态切换选择,
请问怎么添加约束?
发表于 2018-9-2 09:46:19 | 显示全部楼层
按照我的理解是这样,你可以试试。有大神认为不对请指正
create_gegerated_clock -name clk_10m_tmp__clk_10m -divide_by 1 \
-master_clock [get_clocks clk_10m] [get_clocks clk_sel] -combinational -add

create_gegerated_clock -name clk_20m_tmp__clk_20m -divide_by 1 \
-master_clock [get_clocks clk_20m] [get_clocks clk_sel] -combinational -add

create_gegerated_clock -name clk_50m_tmp__clk_50m -divide_by 1 \
-master_clock [get_clocks clk_50m] [get_clocks clk_sel] -combinational -add

set_clock_groups -name group_clk_sel -physically_exclusive\
-group [get_clocks clk_10m]\
-group [get_clocks clk_20m]\
-group [get_clocks clk_50m]\
发表于 2018-9-2 15:35:42 | 显示全部楼层
楼上正解,就是把MUX打平成三个时钟,但又不能同时有效。
发表于 2018-9-3 13:03:35 | 显示全部楼层
本帖最后由 ipex 于 2018-9-3 13:06 编辑

回复 2# huangjianlong

如果后面还有用这个mux的时钟做分频, 该如何约束? 谢谢!
aaa.png
发表于 2018-9-5 12:57:20 | 显示全部楼层
回复1: mux 不需要设置generate clock, 前面的三个clock会穿过mux到后面去,所以在后面的clk_sel上是能看到前面的3个clock的。
回复4:在分频器的out端要generate clock -div 2, 和2楼的写法差不多。就是要分别generate 3个clock.
发表于 2018-9-5 15:31:47 | 显示全部楼层
回复 5# raulyrx

create_clock -name clk_10m  [get_ports clk_10m]
create_clock -name clk_50m  [get_ports clk_50m]
create_clock -name clk_100m  [get_ports clk_100m]
set_clock_groups -name group_clk_sel -physically_exclusive\
-group [get_clocks clk_10m]\
-group [get_clocks clk_20m]\
-group [get_clocks clk_50m]\create_generate_clock -name clk_10m_1 -source clk_10m -div 2 [get_cell u_div/div_clk/Y]
create_generate_clock -name clk_50m_1 -source clk_50m  -div 2 [get_cell u_div/div_clk/Y]
create_generate_clock -name clk_100m_1 -source clk_100m -div 2  [get_cell u_div/div_clk/Y]


is it right? thanks!
发表于 2018-9-19 08:21:51 | 显示全部楼层
应该用 -logically_exclusive
发表于 2018-9-19 16:51:47 | 显示全部楼层
楼上正解
发表于 2018-10-8 20:57:53 | 显示全部楼层
pt有个命令,是专门用来约束多时钟MUX后的相互排除的
另外就是
1. 多个分频时钟与master时钟间约束在同一个group
2. 分频时钟之间设物理排除,避免crosstalk分析过于悲观
发表于 2018-11-16 19:31:46 | 显示全部楼层
只写频率最高的时钟的约束行么?我最近也遇到类似问题,只对频率高的时钟约束了
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