综合的网表和rtl一起综合

scutlee · 发表于 2025-3-6 14:01:31

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综合了一个小模块，生成了vg文件和ddc文件。然后我要作为大模块的一部分一起综合，应该怎么做？如果要把这个小模块作为一个黑盒子综合应该怎么做？？

puxiancheng · 发表于 2025-3-6 14:09:45

把你小模块的网表吃进来，对应的库加入到link_library，一起综合不就可以了？

scutlee · 发表于 2025-3-6 15:26:25

puxiancheng 发表于 2025-3-6 14:09
把你小模块的网表吃进来，对应的库加入到link_library，一起综合不就可以了？ ...

我用read_file -f verilog block.vg，读入了vg文件，那还需要设置dont touch吗

FrozenlipX · 发表于 2025-3-10 11:43:07

scutlee 发表于 2025-3-6 15:26
我用read_file -f verilog block.vg，读入了vg文件，那还需要设置dont touch吗

当普通的rtl处理，前提是你要知道里里外外所有timing constraint。

如果你不知道，就当blackbox处理，input output给宽裕的constraint

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