在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] IIR滤波器位宽估计 kl_upc 2024-7-23 4813 kl_upc 2024-7-26 15:24
[讨论] 怎么降低FPGA的net delay?? scutlee 2024-7-26 1496 ilmkduse 2024-7-26 15:13
[求助] 买一个sdio的ip要多少钱  ...23 iyaowu 2010-9-14 2010682 sme-ic 2024-7-26 11:47
[讨论] vivado一直在卡在rip up and reroute scutlee 2024-7-26 0338 scutlee 2024-7-26 10:52
[求助] 芬兰的这个技术到底是啥啊,能够用于嵌入式芯片吗? orientview 2024-7-25 1680 伪界 2024-7-26 08:48
[求助] DC综合,端口名改变 junxliu 2024-7-3 3708 jinfeier 2024-7-25 17:35
[求助] DC综合的版图 vs 手动画的版图 时间在走人在变 2024-7-17 3658 jinfeier 2024-7-25 17:27
[求助] FPGA怎么比较多通道ADC采样信号的相位 新人帖 CUMT_Rookie 2024-7-23 1546 liuguangxi 2024-7-25 09:20
[求助] axi中outstanding的值应该依据什么来设置值  ...2 caren 2020-8-3 1414180 xie258 2024-7-24 15:35
悬赏 [求助] fpga - [悬赏 1 信元资产] GloriaMoran 2024-7-24 0445 GloriaMoran 2024-7-24 15:33
[原创] 数字IC工程师的技能树 digest agree  ...23456..22 arthur_wang_orz 2012-2-3 212106025 wufeng233 2024-7-24 11:02
[原创] 数字设计验证,市场机会,行情信息 Tommy22333 2024-7-18 2680 Tommy22333 2024-7-24 10:03
[求助] spyglass low power关于mem的问题 attach_img grace-luo 2024-6-10 1918 cverilog 2024-7-24 09:03
[讨论] vivado用下降沿的时序约束 scutlee 2024-7-23 1443 工大鱼肉 2024-7-24 08:02
[讨论] mark_debug= true 影响DC综合吗? scutlee 2024-7-23 1292 工大鱼肉 2024-7-24 07:57
[讨论] LUT使用超标,怎么办?? scutlee 2024-7-23 1415 工大鱼肉 2024-7-24 07:56
[讨论] 怎么LUT用了263%???? scutlee 2024-6-6 2710 scutlee 2024-7-23 21:15
[讨论] LUT用得比较多怎么办??? scutlee 2024-7-23 0302 scutlee 2024-7-23 21:09
[原创] 关于FPGA同时使用时钟的上升沿和下降沿的问题  ...234 lhrace 2011-10-26 3024488 hsgl 2024-7-23 16:48
[求助] verilog 变量\ fangwang85 2024-7-23 2495 fangwang85 2024-7-23 15:58
悬赏 [求助] SRAM 选型和power分析求助 - [悬赏 1000 信元资产]  ...2 yaya126 2016-5-5 148133 黄昏的故事 2024-7-23 14:52
[讨论] 怎么降低vivado的route延迟 scutlee 2024-7-23 0321 scutlee 2024-7-23 11:17
[讨论] spyglass遇到模拟IP的仿真文件怎么办? scutlee 2024-7-23 0221 scutlee 2024-7-23 11:02
【转】我的FPGA学习历程  ...23456..12 hu200298 2008-12-4 113110329 xylimm 2024-7-23 10:57
[讨论] 基于intel FPGA PMA实现400G infiniband 分析 新人帖 attach_img wangjinming1118 2024-7-23 0758 wangjinming1118 2024-7-23 10:31
[求助] 关于DC-T(topographic)模式下的线延迟计算。 日晨难再 2024-7-23 0485 日晨难再 2024-7-23 09:47
[求助] 各个软件的用户手册的阅读策略 傅里叶大修罗 2024-7-22 1588 kaikanertan 2024-7-22 21:21
[求助] Synopsys VIP Memory模型更新方法 dreamer21 2024-6-21 2708 dreamer21 2024-7-22 16:45
[求助] 关于vivado综合,声明reg过大的报错 关东煮游泳 2024-7-22 6919 关东煮游泳 2024-7-22 16:19
[原创] 时序always 块里if 分支不写else 有可能综合出latch么 新人帖 yongxinxue 2024-7-18 91103 darlingwqm 2024-7-22 16:13
[求助] 如何在用Verilog 实现优先级循环的中断 andy739 2013-11-18 45978 scutlee 2024-7-22 16:11
悬赏 [求助] verdi安装不成功 运行license出问题 - [悬赏 500 信元资产] attach_img  ...2 yuanhong96 2017-4-12 1717646 liuxiangdong 2024-7-22 15:59
[讨论] 综合指定参数 scutlee 2024-7-22 0259 scutlee 2024-7-22 15:47
[讨论] mark_debug会影响DC综合吗 scutlee 2024-7-22 2534 qladxk2008 2024-7-22 15:13
悬赏 [求助] 跪求DWC_pcie_dtl_dm_databook 的5.71a版本 - [悬赏 100 信元资产] 年轻的国王 2024-7-19 2695 smrecnik 2024-7-22 10:13
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-4-21 14:54 , Processed in 0.026119 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块