关于门级网表文件仿真的问题

tantpis78 · 发表于 2013-5-3 12:57:38

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大家好，有个问题想请教有经验的人，如果我对综合后的netlist做时序仿真，出现很多X不定值，这个正常不正常？如果不正常，如何纠正？叩谢

ysxiliu · 发表于 2013-5-3 19:46:20

出现了X，应该是有时序问题

dingyj · 发表于 2013-5-3 21:32:23

引起X态的原因很多，常见的是setup timing violation 和holdup timing violation,有些可能是电路的毛刺引起的X态，X态传播严重的情况下会使clock以及大部分信号都有X态

orlye · 发表于 2013-5-3 22:26:28

综合不修hold time，所以如果你带延时信息仿真，多半是要出X的。
综合后的net做带时序方针没什么意义。

绿茶盖儿 · 发表于 2013-5-6 10:43:59

我也遇到这个问题了，感觉应该还是自己的设计有问题。不知道楼上所说的“综合后的net做带时序方针没什么意义”是什么意思呢？为什么没意义呢，难道直接在板子上调吗？

orlye · 发表于 2013-5-6 21:21:10

回复 5# 绿茶盖儿

做带时序的仿真就是为了看看时序对不对？但是真正的时序要到layout做了CTS后才能确定。综合后的时序只是暂时的中间过程，而且综合不修hold时间，hold时序违例出X是正常现象。
综合后只要看看时序报告，没有setup违例就代表你的电路能跑到这个频率，以后的事丢给后端继续努力。真想验证时序，要在CTS后做PT+带时序仿真。

starsoi · 发表于 2013-5-7 05:07:55

无法理解综合后的“门级网表”怎么可以做时序仿真。门级网表里只包含电路的罗辑结构（有哪些门，这些门是怎么连接的），但时序仿真要求电路中每个元素（门和线）的延迟都能够知道，门上的延迟可以做合理的假设，线上的延迟则无从知晓。只有拿门级网表做完technology mapping和place&route之后才能做时序仿真。

如果楼主只是做一般的功能仿真中出现很多X，有可能是有的信号没有给初始值，可以加个全局的reset信号，reset的时候给信号初始化。

shycat · 发表于 2013-5-7 17:31:05

综合后的网表90%以上会有X态,没修hold嘛,没必要仿真,实在要做,需要做些特殊的处理.

petrel87 · 发表于 2016-6-3 14:57:49

回复 8# shycat

大神。需要做哪些处理啊。我现在也遇到了x态。我之前做了比较小的网表的仿真，过了，和rtl一致。现在这个比较大，就出了不定态了，但我这个项目没必要分析时序，就没带sdf。请问要做什么处理啊

我也要当学术帝 · 发表于 2016-12-21 09:55:48

学习了~

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