DFT transition fault

兵临城下

求助两个问题：

  
1. 芯片内部无PLL，如何做AC测试啊 ？ 具体流程是什么？
2. 如果芯片的function clk低于 ATE CLK， AC测试流程又是什么样？ 以及ATPG如何产生transition fault pattern?

869053983

我的理解：
1.如果芯片内部没有PLL，那么时钟就从外部的器件来，然后芯片内部设计各种clock产生电路，还是需要OCC。
2.如果function clock 低于ATE_CLK的话，那么DC的测试就可以包含DC AC两个的测试了，那么AC就不用另外去测试了。

兵临城下

869053983 发表于 2024-8-14 16:08
我的理解：
1.如果芯片内部没有PLL，那么时钟就从外部的器件来，然后芯片内部设计各种clock产生电路，还是 ...

我们是模拟混合芯片，模拟顶层。数字有好几个时钟，有的时钟低于ATE 时钟，有的时钟高于ATE时钟。这个怎么处理啊？