DFT transition fault

兵临城下

求助两个问题：

  
1. 芯片内部无PLL，如何做AC测试啊 ？ 具体流程是什么？
2. 如果芯片的function clk低于 ATE CLK， AC测试流程又是什么样？ 以及ATPG如何产生transition fault pattern?

869053983

我的理解：
1.如果芯片内部没有PLL，那么时钟就从外部的器件来，然后芯片内部设计各种clock产生电路，还是需要OCC。
2.如果function clock 低于ATE_CLK的话，那么DC的测试就可以包含DC AC两个的测试了，那么AC就不用另外去测试了。

兵临城下

869053983 发表于 2024-8-14 16:08
我的理解：
1.如果芯片内部没有PLL，那么时钟就从外部的器件来，然后芯片内部设计各种clock产生电路，还是 ...

我们是模拟混合芯片，模拟顶层。数字有好几个时钟，有的时钟低于ATE 时钟，有的时钟高于ATE时钟。这个怎么处理啊？

ivens_ye

兵临城下 发表于 2024-8-15 10:34
我们是模拟混合芯片，模拟顶层。数字有好几个时钟，有的时钟低于ATE 时钟，有的时钟高于ATE时钟。这个怎 ...

高于ATE 时钟需要插入OCC，低于ATE时钟就只需要测试DC 类型fault 就可以

coolbear2021

个人理解：

AC测试适用于比较高频的情况，比如工作时钟大于80MHz或100MHz，如果工作时钟频率比较低，直接使用DC测试即可。
AC测试使用的时钟一般来源于工作时钟，如果工作时钟来自IO/PLL/内部RCO/外部晶振，那么在AC测试模式下，这些时钟源头也要打开，以便提供AC测试所需要的时钟。
如果工作时钟小于ATE CLK，应该直接使用ATE CLK就可以覆盖AC了，但如何让DFT工具产生AC的pattern，这个就不太清楚了。能想到的方法就是hocc的工作时钟，在AC测试时切换到IO，同时这个IO在AC测试时也由ATE CLK来驱动。