在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[资料] Cortex M0 IP (完整 Verilog Code) dodoee 2024-9-3 12375 Scriabing 2024-11-14 15:22
[求助] spyglass的sdc问题 ilmkduse 2024-11-4 41471 ilmkduse 2024-11-14 14:54
[解决] 项目外包:用FPGA实现DP接口转eDP接口  ...2 fzfh1219 2020-5-25 1610631 yuzhouyouling 2024-11-14 11:16
[转贴] 怎样预测FPGA开发板用到的逻辑单元的数目 新人帖 michaelwangwin 2024-11-14 1713 菜鸟要飞 2024-11-14 10:02
[解决] RedHat rhel 6.7 firefox 启动不了。报错: /usr/lib64/libxul.so: undefined symbol: PL_SizeOfArenaPoolExcludingPool 新人帖 zjmcc 2020-4-30 97628 purist 2024-11-14 09:50
[求助] 请教 一下XILINX 官方网站提供的ZYNQ zc702_Schematic 原理图 用什么软件打开啊  ...2 chenpenghjh3 2013-7-30 1414168 sensorsky 2024-11-13 20:16
[求助] synopsys里面的时钟约束怎么设置? orientview 2024-11-13 0561 orientview 2024-11-13 18:38
[讨论] max_capacitiance violation scutlee 2024-11-13 1701 Quinn714 2024-11-13 16:12
[讨论] TL和TSL有什么区别?? scutlee 2024-11-13 0687 scutlee 2024-11-13 11:19
[讨论] FPGA综合用的资源特别少怎么办 scutlee 2024-11-7 3985 2596784844 2024-11-13 10:13
[讨论] 啥是out external delay scutlee 2024-11-11 41194 IcerVictor 2024-11-13 09:27
[讨论] 组合逻辑和时序逻辑 scutlee 2024-11-12 0714 scutlee 2024-11-12 15:38
[转贴] FPGA综合用的资源特别少怎么办 dzq312 2024-11-12 0643 dzq312 2024-11-12 13:06
[求助] deltasigma数字滤波器设计 kingdomzhen 2024-11-11 81527 kingdomzhen 2024-11-12 10:20
[活动] 国产FPGA大家倾向使用哪家产品 574920045 2024-10-17 52063 574920045 2024-11-11 15:04
[讨论] IP资源互换 一个昵称 2024-11-9 0859 一个昵称 2024-11-9 10:17
[求助] VCS dve打开license报错 新人帖 yangmou 2024-11-8 2988 yangmou 2024-11-8 23:24
[求助] 如何使用脚本实现下述网表替换 jinfeier 2024-11-8 51061 acrofoxAgain 2024-11-8 21:44
[资料] 基于Spyglass的同步设计分析与静态验证  ...2345 edacw 2019-12-23 4218099 ffsher100 2024-11-8 21:17
[原创] 孩子都能学会的FPGA:第一课——初识FPGA硬件编程 新人帖 chdaj58 2023-11-14 72339 小火要灵活 2024-11-8 21:09
[求助] DC综合求助  ...2 jinfeier 2024-11-7 141956 jinfeier 2024-11-8 20:31
[资料] 求coretool S-2021.09-SP3 fool123 2024-11-7 0691 fool123 2024-11-7 21:23
[求助] 三段式状态机和二段式状态机在时序上的差别 时间在走人在变 2024-11-7 11039 数学必考150 2024-11-7 19:29
[讨论] verilog illegal structural left hand side scutlee 2024-11-5 1919 苍穹521earth 2024-11-7 15:32
[求助] 跑NCverilog仿真遇到关于worklib的问题!!求大神讲解~~ 电子小建 2015-3-19 12838 天然卷 2024-11-7 11:20
[求助] DC 中对于inout类型port怎么约束? sdustyj 2011-12-20 76529 Qear 2024-11-7 10:38
[求助] spyglass get_pins zhushining 2024-11-6 1855 puxiancheng 2024-11-7 10:08
[讨论] wire型变量的部分赋值 scutlee 2024-11-6 1837 shadoww 2024-11-6 17:14
[求助] PLDA PCIE AXI控制器root模式使用求助 msqxl 2024-11-6 2931 msqxl 2024-11-6 15:47
[讨论] 组合逻辑用reg scutlee 2024-11-6 0606 scutlee 2024-11-6 11:32
[求助] 什么时候会用到pulse clock cyannn 2024-10-31 1807 Anturze 2024-11-6 10:34
[求助] 关于pt时钟约束 cyannn 2024-10-31 31090 Anturze 2024-11-6 10:31
[求助] clock uncertainty 设置为多少? eighteenyo 2011-6-9 55963 张志强112233 2024-11-5 17:31
[资料] 夏宇闻 verilog数字系统设计 risc cpu 例子 wanhua 2020-8-19 93715 AleMin 2024-11-5 17:10
[原创] 【HDL系列】硬件加法器原理与设计 新人帖 yywyz 2020-3-12 68958 清水河畔拧螺丝 2024-11-5 17:00
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-11-22 14:22 , Processed in 0.023296 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块