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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 30966|排名: 26 

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[讨论] 一片FPGA芯片能例化几个ILA,MMCM,PLL和VIO？？？？？？ scutlee 2024-5-17 3662 yangxiaolanhi 2024-6-19 16:56
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[原创] DMA 原理疑问---流控制 attach_img  ...2 494693243 2019-11-27 169803 mfkiwl 2024-6-19 16:20
[讨论] reset有timing violation scutlee 2024-6-19 3672 Lover_Momo 2024-6-19 16:11
[讨论] 用vivado仿真只能看到最顶层的信号波形吗？ scutlee 2024-5-15 1328 seayang811 2024-6-19 15:22
[讨论] vivadode vio和ila是什么关系？？ scutlee 2024-5-15 2588 seayang811 2024-6-19 15:21
[讨论] vivado 的ILA不在最顶层例化可以吗 scutlee 2024-5-16 2817 seayang811 2024-6-19 15:15
[讨论] 怎么用4选1 mux搭建一个1024选1选择器？？ scutlee 2024-6-19 2560 harry_hust 2024-6-19 14:11
[讨论] 时钟与脉冲 dreamer21 2024-6-17 2661 dreamer21 2024-6-18 18:39
[原创] 设计一个FPGA显卡，兼容Windows WDDM 新人帖 attach_img VFINE 2024-6-16 41011 mfkiwl 2024-6-18 18:30
悬赏 [求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 52 信元资产] tdtlsh 2024-6-18 0469 tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束 mdy-郭柏荣 2019-8-3 13252 mfkiwl 2024-6-17 20:15
[求助] 关于触发与握手  ...2 关东煮游泳 2024-6-11 111064 关东煮游泳 2024-6-17 19:02
[求助] ccs库计算 fangwang85 2024-6-13 1480 pc0918 2024-6-17 17:24
[讨论] 做spyglass遇到error？？ scutlee 2024-6-17 0447 scutlee 2024-6-17 16:49
[讨论] spyglass怎么屏蔽一些模拟模块？？ scutlee 2024-6-13 2650 scutlee 2024-6-17 16:46
[原创] 承接上个帖子，求问verilog中task用非阻塞赋值与阻塞赋值的区别 新人帖 niuchenxu 2024-6-16 0560 niuchenxu 2024-6-16 18:58
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[求助] VCS仿真，UVM验证平台，compile报错问题求助 justinherman 2022-7-2 32061 ruoshuihjjj 2024-6-16 11:05
[讨论] vivado卡在technology mapping 是什么意思？？？ scutlee 2024-5-8 61172 774110102 2024-6-14 16:50
[讨论] spyglass的模拟模块？？ scutlee 2024-6-14 0426 scutlee 2024-6-14 11:24
[求助] synplify XMR cross module reference 生成了black box icdv_后生 2024-5-26 1582 icdv_后生 2024-6-14 09:35
[讨论] AXI Axcache[1]与4K边界处理 dreamer21 2024-6-13 1771 dreamer21 2024-6-13 21:04
悬赏 [求助] spyglass吃RTL文件时，有的模块是现有IP，但是会报错 - [已解决] tdtlsh 2024-6-13 1917 puxiancheng 2024-6-13 18:27
悬赏 [求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 12 信元资产] tdtlsh 2024-6-13 0717 tdtlsh 2024-6-13 16:00
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