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查看: 392|回复: 8

[求助] deltasigma数字滤波器设计

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发表于 2024-11-11 16:34:26 | 显示全部楼层 |阅读模式

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请问有没有大佬用过matlab的filterdesign设计数字滤波器:
在simulink中仿真输入和输出结果没得问题,转成verilog就出现了这种问题
为什么我设计出来的滤波器滤波结果会长这样?
最下方的黄色线是输出的信号
红色线是输入的信号
为什么中间会发生跳一下?
在filterdesign中有没有大佬能发一下详细的转verilog过程?
我这个可能是哪里遇到了问题?
未命名图片.png


adc调制器verilog设计
sd调制器verilog
发表于 2024-11-11 17:44:55 | 显示全部楼层
你截取位数没截对,转码可能也有问题
发表于 2024-11-12 09:06:12 | 显示全部楼层
看样子是数据溢出了
 楼主| 发表于 2024-11-12 10:02:27 | 显示全部楼层


帐篷 发表于 2024-11-12 09:06
看样子是数据溢出了


是需要这里设置overflow mode吗?我是默认的,没选这个

                               
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 楼主| 发表于 2024-11-12 10:04:15 | 显示全部楼层


zcyg542 发表于 2024-11-11 17:44
你截取位数没截对,转码可能也有问题


转换完的位数中是有小数吗?我是按照DAC的输出转码的方式,这是我在matlab里的的位数设置,

                               
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请问改的话是需要改这里吗?
发表于 2024-11-12 10:13:29 | 显示全部楼层
注意符号位
 楼主| 发表于 2024-11-12 10:18:19 | 显示全部楼层


怎么说?转码的时候有什么需要注意的吗?我是按照1-15bit这样的权重直接转的
 楼主| 发表于 2024-11-12 10:19:28 | 显示全部楼层


帐篷 发表于 2024-11-12 09:06
看样子是数据溢出了


这是用matlab直接生成的代码,有哪里需要额外设置吗?
 楼主| 发表于 2024-11-12 10:20:51 | 显示全部楼层


zcyg542 发表于 2024-11-11 17:44
你截取位数没截对,转码可能也有问题


这是是我在matlab里设置位宽的设置,请问有哪里需要改进吗? 未命名图片.png
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