spyglass的sdc问题

ilmkduse

各位好，
来请教个问题，我在使用spyglass跑cdc的时候，有些约束是写在内部的pin上的。
但是spyglass读进去提示找不到该pin，port的似乎都没问题。
一番检查下来，似乎spyglass跑出来，内部cell名字都变了。都是rtlc_I32这种名字，get_pin出来也没有正确的pin。但schematic里面显示倒是正常的。
想问问大伙，有什么办法让它能正确跨层引用？

或者只能运行综合后网表来绕过这个情况了...

CHN_LJF

有可能是你约束内部pin的层次没写对。你可以用verdi工具把想要约束的pin把层次显示出来，然后复制过去

CHN_LJF

有可能是你约束的内部pin层次没写对。你可以用verdi工具把对应pin的层次复制出来，然后粘贴到sdc中

zhaohx_1208

可能是模块内部有 generate 电路，这种情况下层级与verdi层级不一样；

verdi 层级为  xxx.ggg.xxx，spyglass层级为   xxx.\ggg .xxx，ggg 为generate name，注意ggg前面有反斜杠、后面有空格；

或者你可以在 spyglass.log 找generate电路的层级，直接copy就好；

ilmkduse

这么久了，补充一个情况更新。先感谢上面的朋友出谋划策。
总的来说这是个特例，同样的setup我拿去跑别的设计(包括包含这个小模块的)就没问题，都是正常的。

这个情况很特殊，首先内部没有generate for结构，其次sdc里的层次关系在综合工具里是正常工作的，我是把genus的拿回来跑spyglass。.和/的问题也都试过，应该不在这里。

后来大模块里不出问题我就没有深究下去。后续有空可能问问新思那边有没有想法，我再更新到帖子里。