设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › Digital VLSI Design and Simulation with Verilog
12345
返回列表 发新帖
楼主: ffq513

[资料] Digital VLSI Design and Simulation with Verilog

[复制链接]
liulongchao
发表于 2023-3-29 09:11:18 | 显示全部楼层
thanks
回复 支持 反对

举报

jarred
发表于 2023-3-29 11:16:26 | 显示全部楼层


ffq513 发表于 2022-3-7 20:45
不好意思，忘记放附件了


非常感谢！
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

xdrxdr
发表于 2023-3-30 00:53:45 来自手机 | 显示全部楼层
谢谢分享
回复 支持 反对

举报

THU-PSJ
发表于 2023-3-30 20:37:50 | 显示全部楼层
感谢分析
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

xdrxdr
发表于 2023-12-4 01:58:05 来自手机 | 显示全部楼层
谢谢分享
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

zhsh94
发表于 2023-12-4 07:43:19 | 显示全部楼层
谢谢分享
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

cxyfisher
发表于 2023-12-4 08:09:20 | 显示全部楼层


ffq513 发表于 2022-3-7 20:45
不好意思，忘记放附件了


感谢共享。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

lik0604
发表于 昨天 23:25 | 显示全部楼层
thanks
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

12345
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 10:32 , Processed in 0.023487 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表