EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31125|排名: 17

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 185 186 187 188189190 191 192 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[招聘] 上海无线通信芯片公司招聘	15702443998 2019-8-5	01817	15702443998 2019-8-5 10:58
[招聘] 国内知名品牌公司招聘数字设计验证和模拟	15702443998 2019-8-2	22123	15702443998 2019-8-5 09:58
[求助] 如何解决FPGA与AD7903的spi的串口通信	wjq974167103 2019-7-19	21824	freebigfish 2019-8-5 08:38
[其它] 推荐一款XILINX下载器	1069985010 2019-7-19	22907	1069985010 2019-8-5 00:25
[原创] 【毕设分享】基于FPGA设计的数字时钟毕设（视频源码）	xuehua_12 2018-11-23	42571	fatalkiller 2019-8-3 22:19
[原创] 福州FPGA工程师应届生工资有多少？只有6K吗？	lwh. 2019-7-26	63012	YYFFLLMMNN 2019-8-3 14:24
[资料] SystemVerilog_Symposium_2019	vantan2710 2019-4-25	82194	cdting 2019-8-3 10:59
[资料] systemverilog_for_design_2nd	305531666 2019-7-1	61855	cdting 2019-8-3 10:41
[求助] 如何在Linux下安裝並破解modelsim10.1.c	dreamer180 2019-8-1	21615	thjan65 2019-8-2 23:08
FPGA与88E1111千兆以太网实现—软件2(收发UDP协议序）精华3 ...2	topggmq 2014-11-27	199763	荒漠小草 2019-8-2 16:44
[求助] PCIE 接口的参考时钟p/n反了会影响设备识别么？	kangqiaoyibie 2019-7-25	22902	shiyinjita 2019-8-2 15:52
基于FPGA的全数字锁相环设计 ...2 3 4 5 6..10	晨光一缕 2009-6-27	9626641	华胥之国 2019-8-2 14:55
[资料] ASIC、ASSP、SoC 和 FPGA之间的区别	shumanjun 2017-7-15	53032	华胥之国 2019-8-2 14:54
[求助] Matlab INCISIVE 混合仿真问题？	daxueliujisheng 2019-8-2	01644	daxueliujisheng 2019-8-2 14:26
哪位有spartan3的xc3s1500-4fg456c的layout库文件？	dinkboy 2004-12-26	12595	fjz0002 2019-8-2 13:48
[求助] verilog的敏感信号列表疑问	freebigfish 2019-8-2	22921	freebigfish 2019-8-2 13:13
[求助] makefile求助	zsj230713 2019-8-2	01660	zsj230713 2019-8-2 09:48
[原创] XILINX的GTX GTP等收发器应用领域有哪些？	american007 2019-7-20	11303	wanghl_beijing 2019-8-1 22:05
[原创] XILINX_UltraFast™ 设计方法简介	PALLETS 2017-9-14	32101	fenlido 2019-8-1 16:42
请教modelsim vs VCS ...2 3 4 5 6	老扁 2003-11-17	5024999	dreamer180 2019-8-1 10:54
[求助] 关于 Xilinx SDK 在创建外设模块时，编译不通过的问题	xiaocheng_sky 2017-8-27	21982	azkandf 2019-7-31 11:53
[求助] 求助如何高效看datasheet	呱呱年 2019-7-25	11687	ifreeman 2019-7-31 11:01
[求助] 新装的synplify2015.09破解之后打开很慢 ...2	挂在天边的鱼 2015-11-10	147201	liulwn 2019-7-30 16:32
[求助] 如何防止DC综合过程对一些路径的逻辑进行优化	jsh111 2019-7-30	02261	jsh111 2019-7-30 15:52
[资料] 有数字前端后端验证综合架构资料视频课程	jinghexinlong 2019-7-30	01665	jinghexinlong 2019-7-30 15:13
[求助] 求教，vcs混合仿真，glbl.v文件编译进默认库，为何找不到？	american007 2018-12-26	25049	dignity 2019-7-30 14:20
[资料] System verilog 和verilog 以及perl经典书籍 ...2	陆地巡洋舰 2019-3-11	124101	华胥之国 2019-7-29 15:49
[求助] 警告：clk_div without an associated clock assignment 怎么解决？	zhpg009 2013-5-15	712003	taowu 2019-7-29 14:45
[原创] 送双目摄像头	15295373371 2019-7-25	51902	15295373371 2019-7-29 13:40
[求助] FPGA通过蓝牙传输数据 - [已解决]	tanjunjiang 2019-7-28	33264	超群天晴 2019-7-29 09:48
[求助] 求教！	Phoebe.p 2019-7-26	11768	fascinate_lyd98 2019-7-29 09:15
[求助] 大家有用Cadence RTL Compiler的吗？	airland 2011-6-22	73660	mp41234 2019-7-28 20:26
[讨论] Cadence RTL Compiler有类似Synopsys Designware的IP库吗 ...2	undead11 2013-9-2	117330	thomask 2019-7-28 08:51
[求助] Cadence RTL Compiler里面flatten design的问题	dragon_shen 2012-9-14	34345	thomask 2019-7-28 08:40
[求助] 为什么cadence RTL compiler会把超前进位加法器综合成行波进位加法器？	he_says 2017-4-7	52548	thomask 2019-7-28 08:35

1 ... 185 186 187 188189190 191 192 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31125|排名: 17

快速发帖

浏览过的版块

站长推荐 /1