在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] irun哪个版本支持upf2.1 xiaocui0725 2019-12-18 12885 edacw 2019-12-21 21:46
[求助] 使用FPGA的MMCM定制时钟输出波形问题 新人帖 z-wang 2019-12-7 12475 YYFFLLMMNN 2019-12-20 11:16
[求助] 求Verilog实现的polar码译码程序 小明d 2019-12-20 02279 小明d 2019-12-20 09:43
[求助] 请教FPGA+68013写U盘 djqlyy2922 2019-12-19 12127 watertree 2019-12-20 07:10
[求助] 1000元购买极化码的SCL译码verilog源代码  ...2 visage518 2015-11-23 116102 小明d 2019-12-19 21:00
[求助] 用Chipscope抓取信号出现问题 gentlemanmei 2016-8-23 74810 hurrywork 2019-12-19 09:17
发一个除法的程序,我自己写的,逻辑功能能实现,但是加上时钟就有错了。 天地一逍遥 2009-8-6 73363 荒漠小草 2019-12-18 11:23
[求助] Delta-Sigma ADC数字滤波器的信噪比分析 levintt 2019-12-17 02319 levintt 2019-12-17 19:05
[求助] 全差分折叠Cascode放大电路MOS管参数 eryuerugu 2018-11-22 12898 SHAOJIHUA1234@1 2019-12-17 15:52
[求助] 求利用FPGA实现转发表功能的设计 - [悬赏 200 信元资产] 神殇丶 2019-12-16 22954 A1985 2019-12-16 11:13
[求助] 在用K7芯片例化一个MAC核的例子工程中包一个顶层出现错误,求大神指点 - [悬赏 100 信元资产] 神殇丶 2019-11-19 22737 神殇丶 2019-12-16 09:12
[求助] FPGA如何通过网络调试助手与PC建立TCP连接 fuxiaolicaicai 2019-5-23 32837 gauz 2019-12-15 11:58
[原创] 同步FIFO设计 MR.vol 2019-12-14 12945 lmkuo2006 2019-12-14 15:11
[求助] FPGA控制高速ADC采样 lwh. 2019-11-26 63370 gloll 2019-12-14 13:35
[求助] 无毛刺时钟切换电路的时序约束怎么设定??? - [已解决] dy19870425 2019-12-6 22936 dy19870425 2019-12-13 16:17
[原创] 最原汁原味的FPGA底层结构介绍与总结 新人帖 WZY970213 2019-12-13 22800 WZY970213 2019-12-13 15:10
[求助] RTL层可以从哪些方面提高系统频率?  ...2 anychao 2012-9-2 128790 a1677 2019-12-13 14:52
[原创] FPGA实现的连通域识别算法升级 ccpp123 2018-7-25 55511 bysg312 2019-12-13 09:00
[求助] spartan-6下载一个spi slave的程序后,mosi管脚一直为低,导致无法master无法发送数据 freebigfish 2019-12-12 02427 freebigfish 2019-12-12 17:57
[求助] dc启动有点问题。 wrient 2010-5-5 74187 crueler 2019-12-12 12:48
请教低功耗设计技术  ...23 prguo 2004-8-12 2911944 250233307@qq.co 2019-12-11 10:20
[原创] 1 新人帖 jumpyoung 2019-12-10 03564 jumpyoung 2019-12-10 20:53
[求助] FPGA布局布线后仿真问题 longjilb 2012-2-28 64189 yadog 2019-12-10 15:02
[求助] Verilog设计SPI slave 一些问题  ...2 lsp22 2015-4-22 1111423 alleylu 2019-12-10 13:45
[求助] VCS Dump FSDB时,fsdb为什么不实时更新 Kiss_Rose 2019-12-5 12773 Kiss_Rose 2019-12-9 14:43
[求助] systemverilog中import可综合吗? wenjohnny 2019-7-25 23312 iNostory 2019-12-8 18:49
[求助] design compiler破解时 为什么点击生成 没反应 生成不了license.dat 15094030310 2017-3-18 32478 IC-LOU 2019-12-7 15:33
[讨论] 签合同时有竞业限制,能签么? w_HFUT 2019-10-9 63162 zjwsh001 2019-12-7 09:32
[求助] 如果异步reset端接了同步之后的reset 新人帖 vin3ent 2019-11-25 32241 snow0leopard 2019-12-6 18:26
[求助] 无毛刺时钟切换电路的时序约束怎么设定??? 新人帖 dy19870425 2019-12-6 43291 dy19870425 2019-12-6 14:37
[求助] 请问在shell模式下用什么命令打开DC的图形界面呀 - [悬赏 1 信元资产] tanjunjiang 2019-12-3 32951 edacw 2019-12-5 20:06
[讨论] 关于6T SRAM的verilog建模 quantumdot 2016-3-5 76501 alleylu 2019-12-5 13:39
[求助] 有用过altera的Emulated LVDS output buffer的吗?能不能帮助一下,或者提供一个使用例子? manongyu 2019-12-5 01769 manongyu 2019-12-5 09:36
[原创] IDKT基本AES256算法加密芯片,应用防抄板、器件认证等 新人帖 zou8329 2019-12-5 02649 zou8329 2019-12-5 09:26
[原创] spyglass报错,求解释  ...2 夏尔 2019-11-26 109524 夏尔 2019-12-5 09:12
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-24 02:09 , Processed in 0.054845 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块