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查看: 2641|回复: 6

[求助] FPGA控制高速ADC采样

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发表于 2019-11-26 09:53:24 | 显示全部楼层 |阅读模式

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请教个问题,8路时钟,每路相位相差45°,通过多路选择器选通一路时钟驱动高速ADC,那么会采到8路的正弦波数据,那能通过FPGA把这8路的正弦波数据合成一路正弦波吗?


发表于 2019-11-26 15:43:33 | 显示全部楼层
首先要搞清楚8路合成一路是什么意思,是选一路输出,还是使用多相同频时钟提高采样频率?
发表于 2019-11-30 16:57:28 | 显示全部楼层
可以合成的,但是由于不能做到8路时钟的相位严格的45度等分,所以输出信号上会混有较高的时钟谱线,SFDR也不会高的。
 楼主| 发表于 2019-12-3 11:44:21 | 显示全部楼层


martian618 发表于 2019-11-30 16:57
可以合成的,但是由于不能做到8路时钟的相位严格的45度等分,所以输出信号上会混有较高的时钟谱线,SFDR也 ...


可以方便加个qq吗?目前遇到一个问题,需要大佬的帮助。
ps:924440352
发表于 2019-12-13 21:45:00 | 显示全部楼层
原理上是可以的,但是需要精准的控制八个采样时钟相位。如果时钟频率比较高不好控制,用数字滤波器也可以滤出来。不过我没试过数字滤波不知道效果怎么样。单看论文的话效果似乎还可以。
发表于 2019-12-13 21:46:57 | 显示全部楼层


aikeone 发表于 2019-12-13 21:45
原理上是可以的,但是需要精准的控制八个采样时钟相位。如果时钟频率比较高不好控制,用数字滤波器也可以滤 ...


而且做4合一或者2合一的才比较常见吧!八合一的很少见呐
发表于 2019-12-14 13:35:18 | 显示全部楼层
速度到底多块?
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