使用RTL综合的clock_gating如何在DC中指定clock_gating属性

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由于项目需要，使用MXIC的.18um综合库，在库中没有ICG单元。于是用RTL代码来生成门控时钟单元。RTL代码如下：reg enb;
    always@(*)
      if (!clk_in)
        enb = (clock_en | test_mode);
assign clk_out = enb & clk_in;

现在的问题是DC不能识别这一段RTL代码是ICG单元，导致不能对ICG单元进行时序检查。请问用什么脚本手动指定设计中的ICG单元？

jake

可能要自己做一个 ICG， 用一个  transparent latch with negative active enable, 加一个 AND.  可以自己做个小 module, instantiate TLAT + AND。Synthesis 时加上 set_dont_touch。
TLAT EN 或 G pin 有 timing requirement。 如果 library 里 TLAT 没有 setup， 那就没办法了， 除非自己 characterize 一个。