关于使用同步器解决亚稳态的疑问

jj821812532

解决亚稳态常用的方法是在采样reg之后再加一级reg作为同步器 这是因为采样到的无效电平等待足够长的时间后可以回复到一个有效的电平上去，然后同步器可以采到这个有效的电平。 但是回复的这个有效电平可能是0也可能是1，可能与我输入的D数据不一样啊，那同步器虽然采样到也可能导致逻辑错误，那使用同步器又有啥作用呢，电路结果还是错误的啊？？？

jasper0608

如果這是問題，設計者要另法解決。

jj821812532

jasper0608 发表于 2019-11-5 08:06
如果這是問題，設計者要另法解決。

也就是说可以使用同步器解决的亚稳态都不会出现这种问题，如果有的话，只能是换另一种电路结构解决这个亚稳态问题

zq2164

也想知道

轩辕紫冀

单个bit的同步用同步器，同步后的最多晚一个周期。多bit数据，应该用异步FIFO或添加握手

jake

同步器说来话长。
简单讲同步器就是两个触发器串联在一起。 两个触发器用同一个时钟。 当 D 变化时， 如果不能满足 setup time， 第一个触发器 metastable 的可能性是 a， 第二个触发器进入 metastable 的可能性会低多个数量级。第二个触发器的输出 Q 99.999...% 可能性是稳定的 0 或 1， 而不是亚稳态。 而且第二个触发器 Q 输出是与 CLK 同步的。同步器保证了后面使用相同时钟的电路， 在使用同步器输出时，能满足 setup/hold。   
如果不使用同步器， 把异步输入 D 直接用到后面的电路， 后面电路的 setup/hold 就无法保证了， 后面的电路在 D 变化时可能就全乱了。
如果 D 0->1, 同步器 Q output 会在 1-3 个周期后变成 1.  同步器的 LATENCY 是不确定的。

yesterdaymore

一般来说，输入单bit信号持续时钟周期比较长，可以用2级同步器，跳变时会有亚稳态，后面输入稳定了，就不存在亚稳态了，所以开始输出0、1并不重要，后面和输入会同步上。每个cycle都跳变的单bit信号不能用这种2级同步器

jj821812532

yesterdaymore 发表于 2019-11-7 10:21
一般来说，输入单bit信号持续时钟周期比较长，可以用2级同步器，跳变时会有亚稳态，后面输入稳定了，就不存 ...

噢噢噢噢，感谢感谢