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[原创] 在Vivado平台开发FPGA,如何看verilog生成的电路能跑到多高的时钟频率

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发表于 2019-6-2 16:48:33 | 显示全部楼层 |阅读模式

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在综合verilog代码后,如何看综合的电路能跑的最高时钟频率?


发表于 2019-6-3 21:31:20 | 显示全部楼层
报下相关路径,算下delay,估算下频率;过约束,时钟给高一点,直到setup slack为负,时钟周期加上slack的绝对值,取倒数,估算下最高频率。
发表于 2019-6-4 10:28:37 | 显示全部楼层
thanks
发表于 2019-6-6 13:52:16 | 显示全部楼层
把综合频率改小,直到出现report_timing出现violation
发表于 2019-10-30 10:55:18 | 显示全部楼层
get it
发表于 2019-11-4 11:25:48 | 显示全部楼层
学习
发表于 2019-11-5 11:47:27 | 显示全部楼层
kintex7系列器件中内部有些cell貌似过不了400MHz这个槛,设计中加入大量DFF打拍来优化timing,综合出来后timing rpt非常漂亮,实际上板测试输出结果就是错的。降低到380M,390M则无问题。
当然如果是非常简单的逻辑上500M也无问题,所以怀疑内部如dsp or bram等特殊cell肯定有个极限频率而未在timing rpt正常显示
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