通过前端设计能优化时钟树吗

风起云涌66

时钟树一般是后端的内容,但前端能通过RTL设计使后端的时钟树综合更优吗?
例如,在不需要同步的模块之间将上一个门控,后端在综合时钟树的时候,就不会在不需要同步的模块之间插入buffer.
楼主是个新手,可能意思表达的不够完善,但大概就是这么个情况
有了解的大神可以来讨论下

ASIC_Peng

你前端优化后有什么用？你不考虑实际线延时？

jake

非常好的问题。
如果做过PLL，就会知道前端设计对后端的影响有多么大。 高速设计，或低功耗设计，或两者兼有（最难的情况了），前端设计必须要考虑到后端的影响，尤其是 CTS （clock tree synthesis）。
你讲的这种情况，两个无需同步的电路，对后端 CTS 的影响， 更多的来自于电路本身和 timing constraints。 如果电路 A 和 B 之间没有 data path， 或是有 data path 但可以约束成 false path， 那 CTS 就可以比较自由， 因为两者之间无需 skew balance。 加个 ICG， CTS 也只会当成电路 B 的时钟树多了一点延迟。