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[求助] 跪求启芯工作室关于UVM和systemverilog的视频  ...23456..8 yyff530 2017-7-12 7943594 kkw 2022-1-13 09:33
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[原创] FHDB_diag_err.log错误文件 robbenhu 2019-6-26 33269 mila07 2022-1-5 14:02
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[求助] 内部wire线,需要从外部赋值 周嬷嬷 2021-12-23 93397 笃定 2021-12-30 18:17
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[原创] Verilog通过PLI方式调用C函数,ACC报错,不知道有人碰到过吗 rvisk 2021-12-30 11808 saipolo 2021-12-30 11:35
[求助] Found 'interface' inside module before 'endmodule'. 'interface' inside 'module' is not yet supported. 新人帖 柳梢低头 2021-12-14 25910 柳梢低头 2021-12-29 15:48
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