|
楼主 |
发表于 2022-1-28 18:18:51
|
显示全部楼层
综合后也是对rst,set端进行操作的,版本是dc 2017, 测试代码和对应dc结果如下:
module test(
input logic clk,
input logic rst_n,
input logic b,
output logic a
);
always_ff @( posedge clk or negedge rst_n ) begin
if( !rst_n ) begin
a <= b;
end else begin
a <= a + 1;
end
end
endmodule
|
|