异步复位时，复位值变动的时候，仿真结果与预期不符。

桅杆

janlesion 发表于 2022-1-29 10:21
没想到新版的工具这么强大，我以前编译都过不了，不过那时用的也不是正版的工具；之所以仿真与实际电路不符 ...

好的，谢谢指点！

janlesion

如果楼主不怕你们领导K你，你只要把你RTL改为
always @( posedge clk or negedge rst_n or b) begin
    if( !rst_n ) begin
        a <= b;
    end else begin
        a <= a + 1;
    end
就能得到你想要的仿真结果，不过这种RTL写法自己写着玩玩研究下语法还行，实际项目中还是要慎用，目前估计还不是所有的工具都支持，:)

桅杆

janlesion 发表于 2022-1-30 10:02
如果楼主不怕你们领导K你，你只要把你RTL改为
always @( posedge clk or negedge rst_n or b) begin
    if ...

好的，我也是觉得这种方式怪怪的所以来问问大家。以后还是采用标准写法规避不必要的风险。

yuanpin318

这种写法实际上没用的，你用spyglass一定给你violation.

ASIC的DFT rule要求所有的节点一定是有初始值。所以b在reset期间，不应该改动。

xue_tianli

不太懂，negedge rst_n，此进程trigger的条件，只会在rst_n negedge发生，所以你的例子，只会在0时刻x->0(negedge),把b的值给a

lhy624689564

没给时钟