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[求助] 异步复位时,复位值变动的时候,仿真结果与预期不符。

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发表于 2021-12-21 11:31:14 | 显示全部楼层 |阅读模式

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本帖最后由 桅杆 于 2021-12-21 11:35 编辑

大家好。
如题,当前我想实现一个dff, 其复位值是与某一寄存器值有关的,如




  1. always @( posedge clk or negedge rst_n ) begin
  2.     if( !rst_n ) begin
  3.         a <= b;
  4.     end else begin
  5.         a <= a + 1;
  6.     end


复制代码
现在问题是,当处于rst_n = 0的时候,信号a并不会伴随b 的改变而变。波形如下:
image.png
从代码的角度确实没有沿触发进入alwyas.
但是从电路的角度,试综合出来是一个 带rst, set的dff, 我认为真实的电路下,处于rst_n=0时,a是会随着b的改变而变的。
现在希望能从仿真就能看到这个变化。
不知道有谁也遇到这种情况嘛?不知到有什么解决方案?
发表于 2021-12-21 12:45:37 | 显示全部楼层
真实的寄存器复位就是指复位到某一个确定的值啊,要么0要么1,不能随着外面信号变化而变化吧
 楼主| 发表于 2021-12-21 14:12:58 | 显示全部楼层


失重wlq 发表于 2021-12-21 12:45
真实的寄存器复位就是指复位到某一个确定的值啊,要么0要么1,不能随着外面信号变化而变化吧 ...


真实物理层面上,一个dff这么接也是正常工作的。拿门级电路来跑也是可以跑出预期的结果。
但我只大概搜了一下,没找到类似的说法,也许时是这种方法有什么弊端,我不太清楚。
发表于 2021-12-21 16:56:26 | 显示全部楼层
这种电路见过,确实会有你看到的RTL vs netlist仿真的mismatch
没有很直接的解决方法,只能间接:
`ifdef SYNTHESIS
always @( posedge clk or negedge rst_n ) begin
`else
always @( posedge clk or negedge rst_n or b) begin
`endif
发表于 2021-12-23 08:08:31 来自手机 | 显示全部楼层
b 必須是 constant
发表于 2021-12-24 12:11:19 | 显示全部楼层
a 伴随 b 的变化而变化只发生在 rst_n 的下降沿吧,图中用红框框出来的地方已经过了 rst_n 的下降沿很久了吧,自然 a 不会伴随 b 的变化而变化;
可以试试再红框的位置处再产生一个 rst_n 的下降沿
 楼主| 发表于 2021-12-29 17:52:57 | 显示全部楼层


remnant 发表于 2021-12-21 16:56
这种电路见过,确实会有你看到的RTL vs netlist仿真的mismatch
没有很直接的解决方法,只能间接:
`ifdef S ...


这种写法sv编译不通过。
 楼主| 发表于 2021-12-29 17:55:15 | 显示全部楼层


这里不用一定是constant根据 门级仿真 和 前项目流片结果 这种写法确实是可以实现的, 功能上复合预期

只是仿真不支持的话,我觉得应该是可能存在某些弊端,望大佬们指教。
 楼主| 发表于 2021-12-29 17:56:04 | 显示全部楼层


海清 发表于 2021-12-24 12:11
a 伴随 b 的变化而变化只发生在 rst_n 的下降沿吧,图中用红框框出来的地方已经过了 rst_n 的下降沿很久了 ...


这里就是希望在rst_n 处于0的时候去改变的
发表于 2021-12-29 20:24:38 | 显示全部楼层
没有时钟边沿呀。
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