uvm_set_verbosity用法

新嘴小王安子 · 发表于 2022-2-8 11:30:04

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

vcs uvm-1.1d的仿真环境中，想让某些组件不打印，但是因为是公共组件的原因，自己不好改，所以想通过uvm_set_verbosity把打印等级设置成UVM_FULL。我想把scb中main_phase中的打印冗余度设置为uvm_full,但是
./simv +uvm_set_verbosity=uvm_test_top.env.scb, main_phase,UVM_FULL,time,100 +UVM_TESTNAME=case0
./simv +uvm_set_verbosity=uvm_test_top.env.scb, main_phase,UVM_FULL,build +UVM_TESTNAME=case0
./simv +uvm_set_verbosity=uvm_test_top.env.scb, _ALL_,UVM_FULL,time,100 +UVM_TESTNAME=case0
./simv +uvm_set_verbosity=uvm_test_top.env.scb, _ALL_,UVM_FULL,build +UVM_TESTNAME=case0
都不行，请问uvm_set_verbosity这个指令该怎么用

eaglezhang01 · 发表于 2022-2-8 17:14:15

最后一种把最后选项build换成main，不过uvm1.1信息打印的部分源代码有bug，bug印象中应该是重复调这个pls arg会有问题，1.2修复了这个bug，

新嘴小王安子 · 发表于 2022-2-8 18:01:09

eaglezhang01 发表于 2022-2-8 17:14
最后一种把最后选项build换成main，不过uvm1.1信息打印的部分源代码有bug，bug印象中应该是重复调这个pls a ...

试了一下，不行

eaglezhang01 · 发表于 2022-2-8 19:04:59

新嘴小王安子发表于 2022-2-8 18:01
试了一下，不行

不该啊，我刚试了下是可以的，虽然我用的是uvm1.2
，但之前我也用过uvm1.1，你看下你的scb真的有main_phase吗？正常情况其实不建议在scb里用main_phase，应该用run_phase，你把最后的参数main改为run再看看呢

eaglezhang01 · 发表于 2022-2-8 20:39:38

我现在有些怀疑你的hierarchy是不是有问题，你可以在你的scb里调get_full_name（）打印出来看下hierarchy吗？或者把最后那个命令改为：./simv +uvm_set_verbosity=uvm_test_top.*, _ALL_,UVM_FULL,build +UVM_TESTNAME=case0 看下是否能把所有的component 的verbosity 设置为UVM_FULL