关于IP中异步REG的确定

GalaxyM

最近项目上VCS后仿设置+optconfigfile+的时候，把整个系统内的async_list确定了，但有一个IP是数模混合电路，自带仿真模型sdf，后仿中使用的是仿真模型+sdf反标。
为了确定系统和这个IP的接口时序是否正确，需要把IP里最外层的REG确定出来，用DC检查时序确定异步后设置Timing，而IP的其他部分设置noTiming（反标但不检查时序）。
想问一下有没有大佬知道这种检查方法对不对？以及这个最外层的REG需要如何确定？如果用下面的格式设置configuration file，VCS能否按期望检查时序？

tree {IP_module_name} {noTiming};
instance {tb_top.dut.IP_instance_name0.REG0} {Timing};
instance {tb_top.dut.IP_instance_name0.REG1} {Timing};
instance {tb_top.dut.IP_instance_name1.REG0} {Timing};
instance {tb_top.dut.IP_instance_name1.REG1} {Timing};
......

感谢！

anpengfei

VCS ug: VCS processes statements in the order in which they appear in the configureation file

GalaxyM

anpengfei 发表于 2022-1-17 13:02
VCS ug: VCS processes statements in the order in which they appear in the configureation file

谢谢老哥答疑，不过小弟比较关心的是IP最表层REG的获取，可能主楼表述不清我又画了一张图。或者老哥以前有没有做过集成有数模电路/模拟电路IP的后仿？关于这种情况的异步REG列表是如何确定的呢？（PLL情况比较特殊没有设置过异步，这个IP手册里也没有找到关于异步的说明）


感谢！

anpengfei

GalaxyM 发表于 2022-1-17 22:10
谢谢老哥答疑，不过小弟比较关心的是IP最表层REG的获取，可能主楼表述不清我又画了一张图。或者老哥以前 ...

我们模拟用自己写的简单的模型……模拟告诉我们哪些是异步的，很少几个……怎么获取我也不晓得，你问问后端？问问提供这个IP的？

GalaxyM

大概知道一个方向了，perl里有支持verilog解析的库，可以参考Verilog::Netlist手册，写个脚本把IP仿真模型里最外层port连接的reg抓出来，再用DC通过sdc报异步和同步reg，不过工作量体感还是蛮大的，而且可能有重复造轮子风险，以后有机会再试试。
通常情况异步reg是会在手册里列出来，或者IP商技术支持会给出的。只不过我这边情况比较特殊，只能采取全部noTiming，抓最外层接口的同步reg设置Timing的黑盒子方法