EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31194|排名: 15

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 354 355 356 357358359 360 361 ... 892 / 892 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] Xilinx ISE	1027199631 2015-10-15	31994	1027199631 2016-1-20 12:18
[求助] formality 求助 ...2	jenny_guo 2009-12-23	1610894	1027199631 2016-1-20 12:00
[求助] 一直有个疑问，需不需要学习Soc FPGA开发	janer1993 2016-1-9	12657	j200681106 2016-1-20 10:10
[求助] 无法打开upgrade_log文件 - [悬赏 1 信元资产]	wendaoyuchen 2016-1-20	02690	wendaoyuchen 2016-1-20 00:54
[求助] pcie卡用windriver读0xFFFFFFFF	12089044 2016-1-19	02344	12089044 2016-1-19 15:35
如何用VHDL实现矩阵的乘法运算	wwb624 2007-10-2	45515	protoss_2009 2016-1-19 15:05
[求助] 当写和读资料宽度不一样时，异步fifo深度如何去评估	k78831520 2016-1-18	53164	yaya126 2016-1-19 13:33
[求助] EDK添加用户IP，关于INOUT端口的问题	3011204070 2016-1-18	22641	kobe8zhang 2016-1-19 10:45
[求助] 用Xilinx 的 MIG 生成 Micron 的TwinDie系列DDR3的核	ltd62340177 2015-5-20	54738	wangj929281 2016-1-19 10:27
[求助] 求助：FPGA在加载时的管脚状态	chenxuoltju 2016-1-14	42651	chenxuoltju 2016-1-18 21:42
[求助] MATLAB所有数据一个个对发现都是一样的然后重新做就好了为什么啊？求大神指点	arser 2016-1-18	01887	arser 2016-1-18 21:26
[求助] SPI验证两个指令，但CAhipscope只能抓取到执行最后一个指令的信号波形	1027199631 2015-11-16	22315	1027199631 2016-1-18 19:53
[求助] cpld烧写程序失败	天蝎座杀羊 2016-1-18	12879	天蝎座杀羊 2016-1-18 16:39
[求助] verilog宏功能模块在modelsim仿真错误 ...2	cfpdl 2016-1-12	186227	清霜一梦 2016-1-18 14:01
[求助] 关于verilog综合后逻辑优化的问题	aarons.cheng 2016-1-8	82990	aarons.cheng 2016-1-18 13:37
【转】FPGA网站大全 ...2	jerome555 2009-5-16	157554	lunmag 2016-1-18 11:07
[讨论] 有在用xilinx的zc706开发板的同学吗？有问题想交流下	挂在天边的鱼 2013-9-24	65460	chengzi123 2016-1-18 09:15
[求助] quartus安装问题请教	Airlex 2016-1-17	02949	Airlex 2016-1-17 16:49
[讨论] 经常看到电路规模用“几万门、十万门、百万门”描述，那么这个“门”到底指的是什么？ ...2	sdwsh1 2012-1-25	1018327	jdhome 2016-1-17 12:47
[求助] 现在的Vivado Design Suite都支持哪些器件？	wgang0224 2014-9-25	34617	gpachina 2016-1-17 08:25
[求助] 用vivado 仿真不能自动生成test bench 文件吗？	naijgnay 2015-9-20	64592	gpachina 2016-1-17 08:10
[讨论] rtl 组合逻辑时序违约时如何高效插入寄存器	luoyanghero 2016-1-9	83487	kka 2016-1-16 23:34
[求助] 对cpu指令的编码是不是就是机器码？下载到rom里的二进制文件的内容是不是机器码？	verilog_UART 2016-1-16	02901	verilog_UART 2016-1-16 16:24
[求助] k7与AD9253 ad采样数据不稳定	polozpt 2016-1-16	03179	polozpt 2016-1-16 11:55
[求助] FPGA综合问题	勤劳的小男人 2016-1-15	02649	勤劳的小男人 2016-1-15 22:02
[求助] 关于generate,ODDR,OBUFDS 数据传输问题	fan09272033 2016-1-14	33137	fan09272033 2016-1-15 17:33
[求助] FPGA可以下载，显示也顺利下载了，但是signal tap 不能RUN ...2	lunmag 2015-7-14	1010199	z894811350 2016-1-15 17:13
[求助] 在candence里仿真msp430的cpu软核	verilog_UART 2016-1-6	22465	verilog_UART 2016-1-15 11:22
[求助] PCIE自环求助	apak 2016-1-15	02005	apak 2016-1-15 10:25
[求助] 如何实现3块板卡上面fpga的jtag下载？	CluThiHab 2016-1-13	33775	harry_hust 2016-1-15 10:13
[讨论] verilog VHDL 读文件问题	luoyanghero 2016-1-14	02439	luoyanghero 2016-1-14 22:27
[求助] 请教FPGA时钟约束问题	yangyang_104 2016-1-12	32756	sukong123 2016-1-14 14:07
[求助] AD7658 转换正常，但是没有输出	qq470373513 2016-1-14	01895	qq470373513 2016-1-14 11:37
[求助] altera VQM 文件问题！	guolh 2014-9-19	37334	herry9908 2016-1-13 21:26
[求助] CONF_DONE为高,但是FPGA不工作	3058957 2016-1-13	02369	3058957 2016-1-13 15:57

1 ... 354 355 356 357358359 360 361 ... 892 / 892 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31194|排名: 15

快速发帖

浏览过的版块

站长推荐 /1