菜鸟求教

savin_123

今天看书（《verilog hdl 数字系统设计及其应用》袁俊泉）的时候有一个举例不太明白：
“
  module data_change (out,ina,inb);
  input [3:0] ina, inb;
  output [3:0] out;
  wire [3:0] out,ina,inb;

  NAND NAND_ARREY[3:0] (out,ina,inb);
endmodule

module NAND(ina,inb,nand_out);
input ina,inb;
output nand_out;
assign nand_out=~(ina & inb);
endmodule  

"
1、请问模块调用的时候，out端口为什么会位置关联到了子模块输入端口ina？
2、是否可以请教一下，这段代码是实现什么逻辑功能的？

savin_123

我的考虑是：如果真的是语法上允许 out可以不按顺序位置关联到nand_out 的话, 那他就是组合逻辑，那应该比较简单。如果真的是输出接到输入端口，那么这就很可能是个时序逻辑电路了，如果是这样的话，分析这个电路实现的逻辑功能，就要用时序的方法去分析了
求教求教！

z894811350

顺序无所谓的

savin_123

回复 3# z894811350


    嗯，明白了。多谢了

leopard520329

Verilog 接口连接有两种吧，隐性 和 显性连接，隐性的需要顺序，和你发的代码一致；显性是点对点的，可以不需要顺序。你可以用modelsim仿真一下就知道了答案。