FPGA新手,该用verilog 还是VHDL?

wuchang22jing · 发表于 2010-6-19 19:35:14

很好，非常好，顶！

wuchang22jing · 发表于 2010-6-19 19:41:06

很好，非常好，顶！

hnulht789 · 发表于 2010-7-14 00:37:32

的版主很赞哦

solofly_yxf · 发表于 2010-7-14 14:22:19

语言只是一个工具，具体到VHDL和verilog，差别其实不大，关键还是在于我们用这个工具去实现了什么功能。另外，这俩差别不大，我多用verilog做设计，但是vhdl也能上手

drakedog · 发表于 2014-6-3 05:25:22

verilog HDL

szq187 · 发表于 2016-2-25 16:28:55

只是简单的控制都一样了，verilog容易上手吧

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