FPGA新手,该用verilog 还是VHDL?

becoll · 发表于 2009-12-2 19:42:14

verilog吧，资料多些。虽然我自己用的是vhdl

bingled · 发表于 2009-12-4 11:14:05

从我的工作经验来说，不管是做ASIC还是FPGA，起步学习的时候最好还是学习学习VHDL，它的语法和结构都很严谨，有点类似于Forturn，这样容易养成很好的编写代码风格。等基本功都学扎实了，再学VerilogHDL，它的语法和结构没有那么严格，有点类似于C和C++。同事中的很多人都是直接从VerilogHDL开始学习的，发现他们的代码风格迥异，做事好像也活跃很多，速度快，问题是代码的二义性很严重，经常要用VCS等辅助工具来检查代码风格问题，模块级的通过了，系统级的又是问题很多，给系统级代码调试的人员增加很多工作量。直接从VHDL开始学习的，明显感觉他们编写代码的时候远没有前者快，有时为一个问题花费很长时间，但是他们的代码一旦模块级通过，系统级也容易通过。个别两种都学过研究过的，工作情况明显好很多。