FPGA新手,该用verilog 还是VHDL?

zhouhuaguo

你如果是第一次学习的，我建议你还是用VERILOG
这种语言对初学者容易理解！

跳动的琴弦

看你身边能得到的入门资源，同学或者同事哪个用得多，或者市面上的入门书哪个比较好，就先学哪个。

其实最终两个都要会，因为学多了你肯定需要参考或者调用别人的代码，而这些代码不一定会是verilog就是VHLD，到时候你都得能看懂才行。

Paul_Lee

这些东西还是自己在试验中多摸索吧，先从开发板的例子程序开始起步

jackiexiuyi

用vhdl吧，很奇怪，我看我周围的搞fpga的全是用vhdl的

wutran

我也想问这个问题。。。。

迦儿

新手的话，推荐VHDL。
VHDL比较严谨，而verilog比较灵活。
新手用VHDL可以避免一些简单错误。
语言本身而言，都差不多。

Paul_Lee

发现这个问题很有号召力啊，哈哈

chacky

It's easier to start from Verilog Code, since there are lots of Verilog reference around.
And, 90% of chip design come from Verilog codes. VHDL code usually comes from IP providers.

Paul_Lee

又一个新说法，看来不同的地方情况是不一样的

tianxialzg

国内还是verilog用的多些