FPGA新手,该用verilog 还是VHDL?

Paul_Lee · 发表于 2009-2-18 09:22:57

好好好，顶顶顶

Paul_Lee · 发表于 2009-3-7 13:53:29

eetop

jerryyau · 发表于 2009-3-20 12:02:54

I think verilog is your first choice. If you could, please also study system-verilog.

loveineda · 发表于 2009-3-20 12:51:26

顶顶顶，

小哥1900 · 发表于 2009-3-21 12:31:48

原帖由 Paul_Lee 于 2009-1-22 03:49 发表

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估计我的程序应该不复杂。

虽然我不是做芯片的，但以后做项目难免会用到FPGA，所以想找一个合适我用的语言学一下。

有人说verilog和c语言比较像，而且VHDL快要淘汰了，有这回事吗？

晕死。。VHDL怎么会淘汰呢。。很多大型的还是要用ＶＨＤＬ更方便的。Verilog比较易懂一点。而VHDL虽然语法稍微复杂一点，但我个人还是推荐VHDL。

run_mo · 发表于 2009-3-27 07:53:20

我现在是学了VHDL，现在想学verilog

Paul_Lee · 发表于 2009-11-20 07:22:08

引起了这么多的讨论，呵呵

wangee · 发表于 2009-11-21 13:37:35

谢谢，正好看看

plz762127 · 发表于 2009-11-21 13:53:08

verilog吧，本人做asic的

mend · 发表于 2009-11-21 14:19:54

个人要偏爱 verilog一些

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