FPGA新手,该用verilog 还是VHDL?

felsite · 发表于 2010-6-16 09:10:27

学vhdl 吧

eaglelsb · 发表于 2010-6-16 10:26:50

语言其实并不重要，关键是实现的方式，这方式做严谨一些就可以了。

ranqi · 发表于 2010-6-18 00:16:27

verilog好一些，。。，。，。，，个人认为，。，。，。

kebon22 · 发表于 2010-6-18 12:16:42

个人感觉学好一个就可以了，想学第二个也容易。

crifst · 发表于 2010-6-18 12:46:39

VERILOG

silencefpga · 发表于 2010-6-18 17:13:47

呵呵，我觉得首先VHDL淘汰的说法不太可能，只是国内现在使用Verilog的人比较多，国内很多fpga工程师都是单片机c语言工程师演变的，所以可以快速掌握Verilog 而已

wuchang22jing · 发表于 2010-6-19 19:17:46

很好，非常好，顶！

wuchang22jing · 发表于 2010-6-19 19:21:35

很好，非常好，顶！

wuchang22jing · 发表于 2010-6-19 19:24:36

很好，非常好，顶！

wuchang22jing · 发表于 2010-6-19 19:33:21

很好，非常好，顶！

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