FPGA新手,该用verilog 还是VHDL?

etop_fans · 发表于 2009-11-21 21:45:43

VHDL最好严谨！！

lennon789 · 发表于 2009-11-22 14:46:23

都一样，欧洲人用VHDL多一些，美国人用Verilog多一些

alphala · 发表于 2009-11-22 16:09:55

产业界还是比较多的选择verilog的，它入门容易，楼主还是选择它吧。

zq2164 · 发表于 2009-11-24 10:10:13

I want to know this too.

tiantianxch · 发表于 2009-11-25 14:49:31

verilog比较流行，用vhdl的就很少了

搞笑吧 · 发表于 2009-11-26 17:01:18

本科课本教的就是VHDL,但听说verilog相对容易上手,我每一次接触就是通过课本上的了, 所以我打算就把VHKL学到底了

better1002 · 发表于 2009-11-26 17:06:58

我觉得还是VERILOG比较好，如果有C基础的话，可以先入门，这两个语言还是能互通的，VHDL逻辑严密性比VERILOG要强吧！

songdj · 发表于 2009-12-2 13:15:41

先学verloge
但看好 vhdl

hjie · 发表于 2009-12-2 16:31:39

VHDL严谨
很少用画图来开发FPGA

etp_tt · 发表于 2009-12-2 19:24:59

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