Verilog的语法问题请教

清霜一梦

The left-hand side of the assignment in the assign statement shall be a variable reference or a concatenation
of variables. It shall not be a memory word (array reference) or a bit-select or a part-select of a variable.



这是IEEE_2001_verilog_standar 第125页对assign的赋值说明。意思是在assign的等号左边不可以是 变量的bit-select或者是part-select。可是实际上是可以的。不知道我哪里理解有问题






我说可以实现bit-select是因为这个工程通过的QuartusII 的语法检查

xudeqiang

应该是bit级的变量不能再支持bit-select和part-select

加油99

最后一句，应该说的是 bit-select 或 part-select 时的 index 不能是变量。

yaya126

回复 3# 加油99
对的，左值括号里不能是变量。