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VHDL还有前途吗?

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发表于 2007-10-28 10:50:21 | 显示全部楼层 |阅读模式

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现在国内好像多用verilog,而且现在System verilog 也具有电路设计功能,而且SV也具有验证等功能,
VHDL作为比较早的HDL,怎么就不进一步发展了呢?就因为它的语法与C差别大?
发表于 2007-10-28 11:19:55 | 显示全部楼层
VHDL当然是有前途的,各种语言都有它的优点和不足,VHDL语言规则上是相当的苛刻,可对于一个好的程序员来说,这是必须的也不是不足为虑的
发表于 2007-10-29 00:12:59 | 显示全部楼层
当然有前途。

个人感觉也许是verilog比较容易上手,毕竟是工程师提出的语言,而vhdl是那些比较重视理论的科学家提出的。但是还是和地域习惯有关系。不同的地方习惯不同的语言。有的是vhdl,有的是verilog.

另外,对于system verilog,个人感觉它比较适合于做verification,但是systemC比较适合做sw/hw codesign.
发表于 2007-11-12 00:20:19 | 显示全部楼层
个人感觉在欧洲的半导体公司里使用VHDL的人还是很多的,而且在学校里教的也都是
发表于 2007-11-13 23:02:48 | 显示全部楼层
我觉得语言无所谓,重要的设计思路。
发表于 2007-11-14 01:23:37 | 显示全部楼层
反正设计思路对了,用那种语言都一样!
发表于 2007-11-14 22:21:19 | 显示全部楼层
我是个菜鸟不是很懂
但是看我的一些同事都是用VHDL,应该各有优缺点把
发表于 2007-11-15 23:50:47 | 显示全部楼层
DDDDDDDDDDDDDDDDDD
发表于 2007-11-16 09:16:04 | 显示全部楼层
大家都用一种语言不是很好吗?我们用verilog的.
 楼主| 发表于 2007-11-16 17:48:14 | 显示全部楼层
个人也认为语言只是一种工具,可是现在好多资料,如一些EDA工具的例子、公司的培训资料使用的语言的等,书除外,大都是verilog的,VHDL的很少,
在学习一些东西时,不得不学会verilog,以前一直用VHDL,
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