VHDL还有前途吗？

stivenfnb

单就语言而言，vhdl发展还是慢一点，现在的标准还是93的，verilog是2001的，能支持更多的一些“高级”功能。
近来有一些更“高级”的语言，不过都很有限，比如xilinx的AccelDSP，Synplify公司也有一个类似的，但都还是很初级的阶段。如果到了某一天，能直接在matlab或C的环境下直接编写复杂的代码，剩下编译到硬件电路的过程全由设计工具完成，那就好了。这一天，可能需要很久……

lixuedong8000

vhdl应该比verilog更有前途吧。
公司一般选用verilog吧，可能因为易上手，不像vhdl那么严谨

dsf006

感觉VHDL还挺容易学的

dsf006

只不过是代码罢了

frinos

当然有了！！！

easyma

以前一直用VHDL，后来工作了该用verilog。
其实设计，只要思想对了，什么语言都一样，不过说方便，还是verilog方便些，特别是例化器件，设计者自己做仿真，还有增加SVA断言，要方便些

hahalucky

现在verilog大行其道吧？特别是扩展为system verilog后，验证功能强大很多。而VHDL没有多大发展，目前讨论的也比较少。
我很不喜欢VHDL，太麻烦，那些说语法严谨的我很不赞同，为什么？因为用硬件描述语言写东西，说白了，就是搭建硬件电路，当你写代码的时候，只要把语句一写，相应的硬件电路就能反映出来，那就对了，语法弄那么复杂，像纯软件语言一样，对于做硬件描述并无太大意义。verilog很简洁，上手快。要做设计，很多公司要求不同，但是我听说台湾做IC的90％以上的公司都是verilog。

charles520

在美国上学， 这边学校里用的几乎全部都是VHDL。  Verilog在工业界可能多一些， 但对于一个掌握VHDL的人来说， 学Verilog相对较容易。 反之则不然。
我听一个公司的人在招聘的时候说， 他们公司用verilog， 但如果你只会VHDL一点问题都没有， 他自己当时只花了3天从VHDL 转向了Verilog。

huster

基本上可以说没有